主要成果
JEDEC（電子デバイス技術評議会）は、HBM4（High Bandwidth Memory 4）のパッケージ高さに関する仕様を、従来の720 µmから775 µmへと緩和することを決定しました。この変更は、現在の主流である銅-銅（Cu-Cu）ハイブリッドボンディング技術を即座に採用することなく、より多くのDRAMダイを積層した12-Hiおよび16-HiスタックのHBMモジュールを実現するための重要なステップです。これにより、HBMの容量と性能をさらに向上させる柔軟性が提供されます。
技術・臨床詳細
HBMは、TSV（Through-Silicon Via）とマイクロバンプを介して複数のDRAMダイを3次元的に積層する先進的なメモリ技術です。この積層されたHBMダイは、TSMCのCoWoS（Chip-on-Wafer-on-Substrate）のような2.5Dインターポーザーを介して、GPUやAIアクセラレーターなどのロジックチップに接続されます。このアーキテクチャは、極めて高いメモリ帯域幅と低い消費電力を実現します。JEDECによるパッケージ高さの緩和は、HBMメーカーがより多くのダイをスタックする際に、パッケージング工程の複雑性やコスト増加を一時的に抑えつつ、容量増加を達成できる道を拓きます。現在、HBM製造にはベンダー固有のボンディング手法が用いられており、例えばSK HynixはMR-MUF（Mass Reflow-Molded Underfill）を、SamsungとMicronはTCB-NCF（Thermo-Compression Bonding with Non-Conductive Film）を採用しています。これらの技術は、微細なバンプピッチで高い接続信頼性を確保するために最適化されています。
背景・業界文脈
AI、HPC、データセンターといった高性能コンピューティング分野の急速な発展は、メモリ帯域幅と容量に対する要求を指数関数的に高めています。HBMは、その優れた性能により、これらの要求を満たすためのデファクトスタンダードとなっています。JEDECによる仕様緩和は、HBMのさらなる進化を促進し、将来のAIアクセラレーターがより大規模なモデルを効率的に処理できるようになるための環境を整えるものです。また、チップレットアーキテクチャの採用が加速する中で、単一パッケージ内での複数のダイのヘテロジニアスインテグレーション（異種統合）が一般的になりつつあり、5ミクロン以下の相互接続精度への需要を促進しています。この動向は、HBMと先進パッケージング技術の重要性をさらに高めています。
今後の展望
HBM4のパッケージ高さ緩和は、HBMメーカーにとって、より高容量のHBM製品を開発・量産する上での技術的な障壁を一時的に軽減します。これにより、HBMの市場投入サイクルが加速し、AIやHPC分野におけるイノベーションがさらに推進される可能性があります。長期的には、Cu-Cuハイブリッドボンディングのようなより高度な接続技術への移行は避けられないものの、今回の緩和は、その移行期間における技術的な橋渡しとなるでしょう。HBMの進化は、半導体後工程におけるパッケージング技術の革新と、材料開発、装置開発の加速を促し、次世代AIインフラの性能向上に不可欠な役割を担い続けると考えられます。
元記事: https://exponentialindustry.com/blog/2026-08-11-hbm-stacking-architecture-packaging-market-guide/
毎週の技術動向レポートを無料でお届け
各分野の分析レポートを読む価値があるかどうか一目で判断できるインフォグラフィックをメールで受け取れます。
📢 メールマガジンに無料登録（週刊・技術動向レポート）
ご登録いただくと、Troy-Technical から週刊で技術動向レポート（メールマガジン）をお届けします。
- 取得したメールアドレス・選択分野は配信目的にのみ使用します。
- 第三者へ提供することはありません。
- 配信はいつでも解除できます（各メール下部のリンクから）。
詳しくはプライバシーポリシーをご覧ください。
登録は1分・いつでも解除できます
