主要成果
Micronは2026年10月21日の技術ウェビナーにおいて、次世代DRAMの製造プロセスおよび製品ロードマップを明らかにしました。特筆すべきは、メモリセルの微細化を追求する製造技術と、データ転送経路を短縮するパッケージング技術の両面からアプローチしている点です。具体的には、2028年に「vHBM」および「vEIM」の第1世代の量産開始を目標として掲げています。
技術・詳細
製造プロセスの展開では、現行の「1γ (1-gamma)」に続き、2027年後半に量産拡大を予定している「1δ (1-delta)」が基盤となります。1δは1γに対して20%台半ばのビット密度向上を目指しており、これが将来のHBM5、vHBM、vEIMの基礎となる計画です。さらに、開発中の「1ε (1-epsilon)」ではウェーハボンディングを導入し、初期開発段階にある「ζÅ」ではHigh-NA EUVリソグラフィを採用します。また、技術探索段階の「ηÅ」では新材料の導入を検討しています。
ここで導入されるHigh-NA EUVは、露光光の波長（13.5 nm）は維持しつつ、光学系の開口数（NA）を従来の0.33から0.55に高めることで解像度を向上させ、より微細なパターン形成を可能にする技術です。また、ウェーハボンディングは、別々に製造した回路を結合させる手法であり、これにより製造プロセスの最適化を図ります。
背景・業界の文脈
Micronは、メモリセル面積を定義する指標において、4F²セルの採用を見送る方針を決定しました。20年以上にわたり4F²を研究してきましたが、複雑性の増大とコスト面でのデメリットがあるため、既存の6F²セルの改良と3D DRAMの開発に注力します。これは同社独自の戦略であり、業界全体で4F²が不可能と結論づけられたわけではないとしています。
また、ウェーハボンディングの導入背景には、周辺回路の制約があります。従来のプロセスでは、周辺回路形成後にメモリセルを製造するため、周辺回路が550〜600°Cの高熱処理に耐える必要があり、高性能ロジック半導体の技術を直接適用することが困難でした。周辺回路とメモリセルを別々のウェーハで製造して結合させれば、それぞれの回路に最適な製造条件を選択でき、性能向上とプロセス最適化が期待できます。
今後の展望
Micronは、メモリセルの三次元化を図る「3D DRAM」、製造手法を変える「ウェーハボンディング」、そして完成したメモリダイを演算チップ上に配置する「vHBM」という、異なる段階の技術を使い分けることで、AI時代のメモリ構造の変革を目指しています。具体的な量産年については、1δ以外の世代では明言されていませんが、ロードマップを通じて技術開発の方向性を明確に示しています。
元記事: https://xenospectrum.com/en/micron-dram-bonding-vertical-memory/
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