ブリッジ技術｜次世代大型半導体パッケージの課題と採用企業、ガラス基板の導入時期

2026年10月18日

The Elec Inc. アメリカ

概要

次世代の大型半導体パッケージングにおいて、ブリッジ技術が市場を牽引することがSEMIによって示されました。従来のシリコンインターポーザは、パッケージの大型化に伴い製造効率が著しく低下するため、必要な箇所にのみ高密度配線を配置するブリッジ構造への移行が進んでいます。これにより、AIサーバー向けなどの超大型パッケージにおける製造制約の解消が期待されます。

詳細

主要成果

グローバルな半導体業界団体であるSEMIは、2026年10月12日にサンフランシスコで開催されたSemicon West 2026に先立つメディアブリーフィングにて、ブリッジ技術が次世代の大型半導体パッケージングを主導すると発表しました。SEMIのAdvanced Packaging and Heterogeneous Integration（APHI）テクノロジーコミュニティのバイスプレジデントであるBeth Keser氏は、シリコンインターポーザを用いたチップ間接続が製造上の制約に直面しており、短期的にはブリッジを用いたヘテロジニアス統合パッケージングが市場をリードすると述べています。

技術・詳細

ブリッジパッケージングは、FC-BGA（フリップチップ・ボール・グリッド・アレイ）基板に小さなダイを埋め込んでチップ間を接続する構造です。巨大なシリコンインターポーザを全面に配置するのではなく、高密度配線が必要な箇所にのみシリコンなどのブリッジ素材を配置します。

一方、従来の2.5Dパッケージング（GPUやHBMなどの複数のコンポーネントを単一パッケージに統合する技術）では、微細配線をサポートするシリコンインターポーザ上にチップを実装し、それを有機FC-BGA基板に接合していました。しかし、シリコンインターポーザは直径300mmの円形ウェハから製造されるため、パッケージサイズが100x100mm以上に拡大すると、1枚のウェハから製造できる枚数が4枚以下に減少します。円形ウェハの端の部分が矩形のインターポーザ製造に適さないため、製造効率が低下するという課題があります。

背景・業界の文脈

AIサーバー向け半導体パッケージの大型化が加速しており、例えばIntelのCPUパッケージはかつて約45x45mmでしたが、現在は100x100mmを超え、120x120mmに達しています。この傾向を受け、各社は代替技術の開発・導入を進めています。

Intel：2017年からEMIB（Embedded Multi-die Interconnect Bridge）構造を量産に採用。
TSMC：NvidiaのBlackwellプラットフォームから、RDL（再配線層）インターポーザに局所的なシリコンブリッジを埋め込むCoWoS-Lを採用。
OSAT企業：ASEが「FoCoS-B」、Amkor Technologyが「S-Connect」と呼ばれるブリッジベースの技術を開発中。

また、有機材料を用いたブリッジ開発も進んでいます。ABF（味の素ビルドアップフィルム）より微細な配線が可能な感光性絶縁材（PID）を用いてRDLを構築し、高密度有機ブリッジをFC-BGA基板上部に埋め込む手法をサムスン電気とQualcommが共同開発しています。また、日本の新光電気工業が開発する「i-THOP（integrated Thin film High density Organic Package）」は、TSV（シリコン貫通電極）ブリッジよりも製造コストを抑えたい製品に適していると指摘されています。

今後の展望

パッケージの大型化に伴い、ガラス基板の採用が加速すると予測されています。Keser氏は、以前は導入時期を2030年頃と予想していたが、パッケージの大型化スピードが想定以上に速いため、現在は2028年頃に採用が始まると見通しています。まずは1、2社のリーディングカンパニーが導入し、その後他のメーカーへ広がっていく見込みです。