主要成果
Intelは、高度なパッケージング技術であるEMIB（Embedded Multi-die Interconnect Bridge）とFoverosを深化させ、あらゆる方向へのチップスケーリングを実現する戦略を推進しています。最終的な目標は、EMIBとFoveros Direct 3Dを併用し、12レティクルサイズに達する巨大なシステム・イン・パッケージ（SiP）を構築することです。これにより、数十個のシリコンブリッジや24個以上のHBMスタックを搭載した、大規模なAIアクセラレータの実現が可能になります。
技術・詳細
EMIBは、高価なシリコンインターポーザを使用せず、有機パッケージ基板に小さなシリコンブリッジを埋め込んでチップレット間を接続する技術です。Intelはこの接続密度（ショアライン密度）を高めるため、第一層相互接続（FLI）のバンプピッチを55µmから45µmへ、さらに今後は36µm、最終的には25µmまで縮小させる計画です。
また、ブリッジ自体に機能を持たせる機能拡張も行われています。
- EMIB-M：金属・絶縁体・金属（MIM）キャパシタを組み込み、電源供給の改善と電圧変動の抑制を実現。
- EMIB-T：シリコン貫通電極（TSV）を追加し、電力を垂直方向に伝送。これにより、マルチキロワット級のSiPやHBM4クラスのメモリサブシステムで課題となる電流密度と電源整合性の問題を解決します。
さらに、パッケージの大型化に伴う反りや安定性の問題を解決するため、将来的にEMIB技術をガラスコア基板と組み合わせる計画です。
背景・業界の文脈
Intelのマルチチップレット戦略は、2017年のKaby Lake-G CPUやStratix 10 FPGAから始まりました。特に10nmプロセス技術での苦戦を経て、同社は性能向上と機能拡張をコスト効率よく、かつ予測可能なペースで提供するための持続可能な手法として、2.5D/3D統合技術への注力を明確にしました。現在、同社のハイエンドクライアント向けおよびデータセンター向けCPUの多くが、これらの技術に依存しています。
今後の展望
Intelは、パッケージサイズを従来の4レティクル（80×80 mm）から8レティクル（120×120 mm）、そして将来的には12レティクル（120×180 mm）へと拡大させていく方針です。特にEMIB-Tについては、2027年の量産に向けて順調に推移しており、歩留まりと信頼性も目標を達成しているとしています。Lip Bu Tan CEOは、EMIB-Tが現在の主流技術では不可能な高度なAIシリコンソリューションを可能にするとしており、Intel Foundryの基幹技術としてAIシステム構築を牽引することが期待されています。
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