TECHNOLOGY EXPLAINER
ブリッジとEMIB
― シリコンを「必要な場所にだけ」置く
チップどうしを細かくつなぐには、シリコンの配線が要ります。 しかしパッケージ全面をシリコンにすると、高く、硬く、大きくできない。 そこでつなぎたい場所にだけ、小さなシリコン片を埋める——それがブリッジです。 材料の観点では、「どこまでシリコンに頼るか」という線引きの話になります。
- ブリッジとは何か（3行でつかむ）
- なぜ全面シリコンではだめなのか
- EMIB ― 基板の中にシリコン片を埋める
- 素材技術者の視点①：1枚のダイに、2つのピッチを持たせる
- 素材技術者の視点②：ブリッジが「配線」から「部品」になる
- 各社のブリッジ
- 課題
- 用語集／参考資料／出典対応表
事実＝各社の公表資料に記載のある内容（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝開発中であり、量産実績が確認できていない事項
このほか、構造の整理や材料設計上の読み取りは「解説」として区別しています。
1. ブリッジとは何か（3行でつかむ）
ブリッジとは、「隣り合うチップどうしをつなぐためだけに、パッケージ基板へ埋め込む小さなシリコン片」のことです。
- 何をするか：2つのチップの向かい合う辺のあいだに、シリコンの細かい配線を渡す
- 何をしないか：チップの下全面を覆わない。電源やその他の信号は、基板を通す
- なぜそうするか：シリコンは配線を最も細かくできるが、高く、硬く、大きくできないから
Intelは、EMIB（Embedded Multi-die Interconnect Bridge）を 「the industry's first 2.5D interconnect solution using bridges embedded in the substrate」 （基板に埋め込んだブリッジを用いる業界初の2.5D相互接続ソリューション）とし、 「In high-volume manufacturing since 2017」と記しています事実。
ブリッジは、すでに複数の記事に顔を出しています。この記事はそれを正面から扱います。
- 全面シリコンのインターポーザ → 「インターポーザ」編・「CoWoS」編（CoWoS-S）
- 樹脂のRDLインターポーザ → 「RDL」編・「CoWoS」編（CoWoS-R）
- ブリッジ → 本記事（EMIB、CoWoS-L、S-Connect）
2. なぜ全面シリコンではだめなのか
チップどうしを高密度につなぐ最も素直な方法は、大きなシリコンの板を敷いて、その上に全部載せることです。 これがシリコンインターポーザで、TSMCのCoWoS-Sがそれにあたります。
Intelは、EMIBがそれとどう違うかをこう説明しています。 「EMIB uses a very small bridge die with multiple routing layers, instead of the large silicon interposer typically used in other approaches」 （他の方式で一般に使われる大きなシリコンインターポーザの代わりに、複数の配線層を持つ非常に小さなブリッジダイを使う）事実。
Intelは、この違いがもたらす効果を具体的に述べています。 「The small footprint of EMIB means that the balance of the input/output (I/O) signal and the power-integrity characteristics are unaffected. This contrasts with a full silicon interposer, which requires all signal and power vias to traverse through the interposer.」 （EMIBのフットプリントが小さいため、I/O信号と電源品質のバランスが損なわれない。 これは、すべての信号と電源のビアがインターポーザを貫通しなければならない全面シリコンインターポーザとは対照的だ）事実。
3. EMIB ― 基板の中にシリコン片を埋める
では、どうやって埋めるのか。Intelの説明は簡潔です。 「EMIB places bridges in the substrate cavity where they are held in place with adhesives. The process adds dielectric and metal build-up layers.」 （EMIBはブリッジを基板の空洞に置き、接着剤で固定する。その工程に絶縁層と金属のビルドアップ層を追加する）事実。
そして重要なのが次の一文です。 「The EMIB process uses standard semiconductor package-assembly flows, with the only difference being the manufacturing of the substrate.」 （EMIBの工程は標準的な半導体パッケージ組立フローを使い、違うのは基板の製造だけだ）事実。
この一文は、産業構造の話でもあります。 「違うのは基板の製造だけ」ということは、 組立工程（OSAT側）は従来のフリップチップのままでよいということです事実。
代わりに、基板メーカーが空洞を掘り、シリコン片を接着剤で正確に置き、その上にビルドアップ層を積むという 新しい工程を引き受けることになります。
「パッケージ基板」編・「ビルドアップフィルム」編で見た積層と微細配線の技術が、 そのまま「異物を埋め込んで平らに積む」技術へ拡張されている—— ガラス基板やパネルレベルの話とも地続きです（本記事による解説）。
なおIntelは、EMIBの組立歩留まりについて 「They achieve assembly yields comparable to a standard flip chip ball grid array (FCBGA) of equal complexity.」 （同等の複雑さの標準的なFCBGAに匹敵する組立歩留まりを達成する）と述べています事実。
4. 素材技術者の視点①：1枚のダイに、2つのピッチを持たせる
ブリッジの設計で、いちばん巧妙なのがここです。 Intelはこう書いています。
「Combining two different bump pitches on the die enables cost-efficient heterogeneous integration and scaling for very large complexes. EMIB requires a tight microbump pitch at the bridge only, which allows the rest of the die-core region to retain a loose pitch」 （ダイ上で2つの異なるバンプピッチを組み合わせることで、コスト効率のよい異種統合と非常に大規模な構成へのスケーリングが可能になる。 EMIBはブリッジのところだけ細かいマイクロバンプピッチを必要とし、 ダイの中心領域は粗いピッチのままでよい）事実。
「バンプ」編で見たとおり、ピッチを詰めるほど、接合も充填も難しくなります。 金属間化合物の占積率は上がり、アンダーフィルのフィラーは通らなくなる。
ところがEMIBでは、その難しさがダイ全面ではなく、ブリッジの上を通る細い帯だけに限られます事実。 残りの面積は、従来どおりの粗いバンプでよい。
これは材料の要求という観点でも重要です。
- 細かい帯：小粒径フィラーのアンダーフィル、精密な接合が要る
- 粗い残り：従来材料・従来工程で足りる
1枚のダイの下で、要求水準の違う2つの領域が同居する。 そしてそこに流し込むアンダーフィルは1種類です。 いちばん厳しい場所に合わせた材料を、全面に使うことになる—— 「アンダーフィル」編で見た「CUF for Top／for Bottom」の作り分けが、 ここではひとつのダイの中で問われます（本記事による解説）。
5. 素材技術者の視点②：ブリッジが「配線」から「部品」になる
ブリッジは当初、ただの配線板でした。ところが各社は、そこに機能を載せ始めています。
Intelは、EMIB-Mを「incorporates Metal Insulator Metal (MIM) capacitors into the silicon bridges to enhance power delivery」 （電源供給を強化するため、シリコンブリッジにMIMキャパシタを組み込む）と説明し、 EMIB-Tについては「The demand for high-bandwidth memory (HBM) has increased the need for vertical power delivery with minimal DC and AC noise. To respond to this, Intel Foundry has added through-silicon vias (TSVs) to the EMIB-T solution.」 と述べています事実。
Amkorも同じ方向です。S-Connectについて 「IPD埋め込みにより、電源デリバリー(PDN)とシグナルインテグリティの向上」が可能であり、 「垂直パススルー信号および電源デリバリーのための成形Cu tall pillar」を用いるとしています事実。
EMIB-M／EMIB-T／S-Connect に共通するのは、「つなぐ」以外の仕事をブリッジに持たせていることです事実。
- キャパシタ：電源のすぐそばに置けば、電圧の揺れを抑えられる
- TSV／Cu tall pillar：ブリッジを縦にも通れるようにして、下から電源を上げる
ここで注目すべきは、TSVが戻ってきたことです。 ブリッジは「TSVが要らない」点が利点のひとつでしたが、 電源を縦に通す需要が出たことで、必要な場所にだけTSVを開ける方向へ進んでいます事実。
「全部やる」から「必要な場所だけやる」へ。 ブリッジという発想そのものが、その内部にもう一度適用されている—— という読み方ができます（本記事による解説）。
6. 各社のブリッジ
| 方式 | 提供元 | 公表されている説明 |
|---|---|---|
| EMIB | Intel | 「基板に埋め込んだブリッジを用いる業界初の2.5D相互接続ソリューション」。2017年から量産。ブリッジは基板の空洞に置かれ接着剤で固定され、その上に絶縁層と金属ビルドアップ層が追加される |
| EMIB-M | Intel | 電源供給を強化するため、シリコンブリッジにMIMキャパシタを組み込む |
| EMIB-T | Intel | HBM向けに、DC・ACノイズを抑えた垂直電源供給の需要に応えるためTSVを追加 |
| EMIB 3.5D | Intel | EMIBとFoveros（2.5D／Direct 3D）を1つのパッケージで組み合わせたハイブリッド構成 |
| CoWoS-L | TSMC | RDLベースのインターポーザに、より高密度な埋め込みローカルシリコン相互接続（LSI）、eDTC、多様な埋め込みチップの統合を組み合わせる |
| S-Connect | Amkor | ダイ間接続用の埋め込みシリコンブリッジダイ。IPD埋め込みで電源供給とシグナルインテグリティを向上。成形Cu tall pillarで垂直方向の信号・電源を通す。HDFO（S-SWIFT）の拡張技術 |
| i-THOP（開発中） | 新光電気工業 | 有機インターポーザとビルドアップ基板を一体化した「2.3次元パッケージ用基板」。2.5次元パッケージからの置き換えとして位置づけ |
※ いずれも各社の公表資料による［参考資料1・2・3・5・6］。i-THOPは「開発中」と明記されており、量産実績は確認していません。CoWoS-LはRDLインターポーザとブリッジを組み合わせた方式で、EMIB（基板にブリッジを埋める）とは構成が異なります。
産業の動きもあります。Amkorは2025年4月30日、 「Amkor Technology has entered into a Strategic Partnership with Intel focused on Embedded Multi-Die Interconnect Bridge (EMIB) assembly.」 と発表し、韓国・ポルトガル・米国アリゾナの施設で対応するとしています事実。 ——「OSAT」編で見た、ファウンドリと受託組立の境界が動く話が、ここでも起きています。
7. 課題
(1) シリコンを減らしても、ゼロにはならない
ブリッジ方式でシリコンの使用面積がどれだけ減るのかを、仮の寸法で見積もります本稿の計算。
- 前提：パッケージのインターポーザ相当領域を 55 × 55 mm（＝3,025 mm²）と仮定
- 前提：演算ダイとHBMをつなぐブリッジを 3 × 12 mm（＝36 mm²）として 8 個と仮定
- ブリッジの合計面積＝ 36 × 8 ＝ 288 mm²
- 全面に対する比＝ 288 ÷ 3,025 ≒ 9.5 %
前提はすべて本記事が置いた仮の値です。特定製品の寸法ではありません。 それでも言えることは明快で、シリコンを使う面積は1桁小さくできる。 ただしゼロにはなりません。つなぐところにはシリコンが要る—— これがブリッジ方式の位置づけです（本記事による解説）。
(2) 埋めたものは、取り出せない
ブリッジは基板の中に接着剤で固定され、その上にビルドアップ層が積まれます事実。 つまり基板が完成した時点で、ブリッジは中に封じ込められています。 ブリッジ1個に不良があれば、その基板は使えません。 「テスト」編・「Co-Packaged Optics」編で扱ったKGD（Known Good Die）の問題が、 ここでは基板メーカーの問題として現れます（本記事による解説）。
(3) 段差と平坦性
空洞にシリコン片を置けば、そこにわずかな段差ができます。 その上に積むビルドアップ層と微細配線は、その段差を越えていかなければなりません。 「ビア」編で見たCO₂レーザーの焦点深度や、「ビルドアップフィルム」編で見た厚みムラの議論は、 異物を埋めた基板ではさらに厳しくなります（本記事による解説）。
ブリッジは、後工程における「使うものを減らす」という考え方の代表例です。
- シリコンを減らす：全面ではなく、つなぐ帯だけ
- 細かいピッチを減らす：ダイ全面ではなく、ブリッジの真上だけ
- TSVを減らす：全面貫通ではなく、電源が要る場所だけ（EMIB-T／Cu tall pillar）
一方で、減った分だけ別の難しさが基板側へ移っています。 空洞を掘る、正確に置く、接着する、段差を越えて配線する。 「シリコンの問題」を「基板の問題」に置き換えた—— ブリッジ方式を材料の側から見ると、そういう技術です（本記事による解説）。
8. 用語集
- ブリッジ
- 隣り合うチップをつなぐために基板へ埋め込む小さなシリコン片。
- EMIB
- Embedded Multi-die Interconnect Bridge。Intelのブリッジ技術。2017年から量産。
- EMIB-M
- ブリッジにMIMキャパシタを組み込み、電源供給を強化したもの。
- EMIB-T
- ブリッジにTSVを追加し、垂直方向の電源供給を可能にしたもの。
- EMIB 3.5D
- EMIBとFoveros（積層技術）を1つのパッケージで組み合わせた構成。
- LSI（CoWoS-L）
- Local Silicon Interconnect。TSMCがCoWoS-Lで用いる埋め込みシリコン相互接続。
- S-Connect
- Amkorの埋め込みシリコンブリッジ技術。IPDやCu tall pillarを組み合わせる。
- MIMキャパシタ
- Metal Insulator Metal。金属／絶縁体／金属の三層で作るコンデンサ。
- IPD
- Integrated Passive Device。抵抗やコンデンサを集積した受動部品。
- TSV
- Through Silicon Via。シリコンを貫通する電極（「TSV」編で詳述）。
- Cu tall pillar
- 樹脂に埋めた背の高い銅の柱。垂直方向の信号・電源経路に使う。
- HDFO
- High Density Fan-Out。高密度のファンアウトパッケージ。
- ビルドアップ層
- 基板の上に絶縁層と配線層を1層ずつ重ねて作る構造（「パッケージ基板」編で詳述）。
- キャビティ（空洞）
- 基板に掘ってブリッジを収めるくぼみ。
- FCBGA
- Flip Chip Ball Grid Array。フリップチップ実装のBGAパッケージ。
- 2.3次元
- 新光電気工業が有機インターポーザ一体型基板に用いている呼称。
9. 参考資料（一次情報）
- Intel「Embedded Multi-die Interconnect Bridge (EMIB) revolutionizes chip packaging interconnect technology」Technology Brief（2025年7月／PDF） — intel.com
- Intel Foundry「Advanced Packaging Innovations」 — intel.com
- Amkor「S-Connect™」 — amkor.com
- Amkor「Amkor-Intel Partnership Expands US EMIB Packaging Capacity」2025年4月30日 — amkor.com
- TSMC「CoWoS®」技術ページ — 3dfabric.tsmc.com
- 新光電気工業「2.3次元パッケージ用基板 ～i-THOP®～（開発中）」 — shinko.co.jp
10. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| EMIBが「the industry's first 2.5D interconnect solution using bridges embedded in the substrate」であり「In high-volume manufacturing since 2017」であること。「EMIB uses a very small bridge die with multiple routing layers, instead of the large silicon interposer typically used in other approaches」。「EMIB places bridges in the substrate cavity where they are held in place with adhesives. The process adds dielectric and metal build-up layers.」。「The EMIB process uses standard semiconductor package-assembly flows, with the only difference being the manufacturing of the substrate.」。「The small footprint of EMIB means that the balance of the input/output (I/O) signal and the power-integrity characteristics are unaffected. This contrasts with a full silicon interposer, which requires all signal and power vias to traverse through the interposer.」。「Combining two different bump pitches on the die enables cost-efficient heterogeneous integration...EMIB requires a tight microbump pitch at the bridge only, which allows the rest of the die-core region to retain a loose pitch」。「They achieve assembly yields comparable to a standard flip chip ball grid array (FCBGA) of equal complexity.」。EMIB-MがMIMキャパシタを組み込むこと。EMIB-TがHBM向けの垂直電源供給のためTSVを追加したこと。EMIB 3.5DがEMIBとFoverosを組み合わせたハイブリッド構成であること | Intel「EMIB Technology Brief」（2025年7月）［参考資料 1］https://www.intel.com/content/dam/www/central-libraries/us/en/documents/2025-07/emib-product-brief.pdf | 事実 |
| EMIB 2.5Dが「Silicon bridge embedded in package substrate」「Production proven: In mass production since 2017 with Intel and external silicon」であること。Foveros-Sが「Silicon interposer with 4x reticle」で2019年から量産であること。Foveros Directが「Cu-to-Cu hybrid bonding interface (HBI)」であること | Intel Foundry「Advanced Packaging Innovations」［参考資料 2］https://www.intel.com/content/www/us/en/foundry/packaging.html | 事実 |
| S-Connectが「ダイ間接続用の埋め込みシリコンブリッジダイにより、高帯域幅デバイス間相互接続を実現」すること。「IPD埋め込みにより、電源デリバリー(PDN)とシグナルインテグリティの向上」が可能であること。「垂直パススルー信号および電源デリバリーのための成形Cu tall pillar」を用いること。「実証済みHDFO技術(S-SWIFT)の拡張テクノロジー」であること | Amkor「S-Connect™」［参考資料 3］https://amkor.com/technology/s-connect/ | 事実 |
| 2025年4月30日、「Amkor Technology has entered into a Strategic Partnership with Intel focused on Embedded Multi-Die Interconnect Bridge (EMIB) assembly.」と発表したこと。韓国・ポルトガル・米国アリゾナで対応すること | Amkor ブログ（2025/4/30）［参考資料 4］https://amkor.com/blog/amkor-intel-partnership-expands-us-emib-packaging-capacity/ | 事実 |
| CoWoS-Lが「RDLベースのインターポーザ、より高密度な埋め込みローカルシリコン相互接続（LSI）、eDTC、多様な埋め込みチップの統合を組み合わせる」ものであること | TSMC「CoWoS®」技術ページ［参考資料 5］https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/cowos.htm | 事実 |
| i-THOPが「有機インターポーザとビルドアップ基板を一体化」した「2.3次元パッケージ用基板」であり、「2.5次元パッケージからの置き換えとして」位置づけられていること。用途が「ロジックチップ分割、ロジックチップと広帯域メモリーチップの混在」「HBM等広帯域メモリーチップ搭載、チップレット集積」であること | 新光電気工業「i-THOP®」［参考資料 6］https://www.shinko.co.jp/product/package/substrate/i-thop.php | 事実 |
| i-THOPがページ上で「（開発中）」と表記されており、量産実績を確認していないこと | 新光電気工業「i-THOP®」［参考資料 6］https://www.shinko.co.jp/product/package/substrate/i-thop.php | 未確定／将来 |
| 図7：インターポーザ相当領域を55×55 mm（3,025 mm²）、ブリッジを3×12 mm（36 mm²）×8個（288 mm²）と仮定した面積比 約9.5% | 本稿の計算。寸法はすべて本記事が置いた仮定であり、特定製品の値ではない。実際のブリッジ寸法・個数は製品ごとに異なる | 本稿の計算 |
| 「難しさを基板メーカーへ寄せた」という読み取り。細かいピッチの領域だけアンダーフィルの要求が厳しくなり、しかし流し込む樹脂は1種類であるという指摘。TSVが「必要な場所にだけ」戻ってきたという読み取り。ブリッジを埋めた基板ではKGDの問題が基板メーカーの問題として現れるという指摘。空洞にシリコン片を置くと段差ができ、ビルドアップと微細配線に影響するという指摘。「シリコンの問題を基板の問題に置き換えた」という総括。図2の矢印による経路の描き分け | 公表内容にもとづく本記事の整理・解説。各社が表明した見解ではない | 解説 |
| 図1・図2・図4・図5の断面図・平面図が、実際の観察像や設計図ではなく説明のための作図であること | 本記事による注記 | 解説 |
最終更新：2026年9月20日／出典は一次情報（半導体メーカー・パッケージメーカー・基板メーカーの公式技術資料および製品ページ）に限定しています。 構造の整理や材料設計上の読み取りを含むため、それらは「解説」として出典付きの事実と区別しています。 図はすべて説明用の概念図です。図1・図2・図4・図5・図7はベクター作図、それ以外はAI生成イメージであり、いずれも実際の断面写真・顕微鏡像・製品の実物を示すものではありません。