主要成果
Intelは、AIチップ市場での競争力を高めるため、先端パッケージング技術をハイエンドプロセッサ専用から中核的な戦略武器へと転換させます。具体的には、EMIB（Embedded Multi-die Interconnect Bridge）とFoverosの2つのプラットフォームを進化させ、2028年頃には12倍レティクルサイズのSystem-in-Package（SiP）を実現する計画です。また、Lip-Bu Tan CEOは2026年8月の決算電話会議にて、EMIB-Tへの顧客関心が非常に高く、受注残が増加しており、歩留まりと信頼性も目標を達成していることを明らかにしました。同社は2027年の生産能力増強による顧客サポートに注力しています。
技術・詳細
EMIB技術は、高価な大型シリコンインターポーザの代わりに、小さなシリコンブリッジを有機パッケージ基板に埋め込む手法です。相互接続ピッチは、初期の55ミクロンから45ミクロンへ、さらに36ミクロン、最終的には25ミクロンまで微細化され、ダイ端の接続数を大幅に増加させます。機能面では、MIMキャパシタを統合して電力供給を改善する「EMIB-M」や、TSV（シリコン貫通電極）を用いて電力を垂直に供給し、マルチキロワット級のSiPやHBM4クラスのメモリサブシステムに対応する「EMIB-T」を導入します。
パッケージサイズについては、初期の80×80mm（4倍レティクルサイズ）から、現在の120×120mm（約8倍レティクルサイズ）、そして将来的に120×180mm（12倍レティクルサイズ）へと拡大させます。最終形態では、25ミクロンピッチのEMIBと、有機材より安定性が高く反りに強いガラスコア基板を組み合わせる計画です。
一方、Foverosファミリーでは、TSMCのCoWoS-S、CoWoS-R、CoWoS-Lに対抗する3つのバリアントを展開します。
- Foveros-S：シリコンインターポーザ上に複数のダイを配置。現在は最大4倍レティクルサイズをサポート。
- Foveros-R：インターポーザを排除し、最大3層のファンアウトRDL（再配線層）技術を採用。2027年に量産予定。
- Foveros-B：RDLと局所的なシリコンブリッジを組み合わせた構成。
さらに、はんだを一切使用せず銅と銅を直接接合する「Foveros Direct 3D」を導入します。これにより、従来のマイクロバンプより10倍細かい10ミクロン以下のピッチを実現し、接続密度を1平方ミリメートルあたり最大10,000接続まで高めます。電力消費も0.05 pJ/bit未満に抑えられ、熱伝導パスの改善による放熱性能の向上も図られています。この技術は、Intel 18Aのコンピュートダイを接続するXeon 6+ “Clearwater Forest”プロセッサで初めて量産採用されます。
背景・業界の文脈
Intelのこの戦略は、TSMCのCoWoS供給制約に伴うスピルオーバー注文（あふれた注文）を取り込むための戦略的な窓口を捉える狙いがあります。10年近くにわたる先端パッケージングの技術蓄積を背景に、AIアクセラレータ向けパッケージングにおけるTSMCの支配的な地位に挑戦する構えです。
今後の展望
Intelは今後、25ミクロンピッチおよび1平方ミリメートルあたり1,600接続の実現、そしてガラスコア基板の導入へと舵を切ります。特にFoveros Direct 3Dのようなハイブリッドボンディング技術の普及により、スタックされたダイ間の信号経路が短縮され、帯域幅の向上とレイテンシの低減、データ転送エネルギーの削減が加速すると期待されます。
元記事: https://finance.biggo.com/news/03f6f05f-928f-44ea-a48e-4414bad68127
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