1. CoWoSとは何か ― 名前が工程を表している

CoWoS（コーウォス）はChip on Wafer on Substrateの略です。 難しそうに見えますが、この名前は組み立ての順番をそのまま並べただけです。

• Chip on Wafer：まずチップ（演算ダイやHBM）を、ウェハ（＝インターポーザ）の上に載せる
• on Substrate：そのウェハごと切り出して、パッケージ基板の上に載せる

TSMCはCoWoSを「2.5D先端パッケージング技術」と位置づけ、 複数のSoCと広帯域メモリ（HBM）スタックを統合することで、高い演算性能とメモリ帯域を製品にもたらすと説明しています事実 （TSMC）。

① Interposer微細配線と貫通接続を持つ中間基板を用意する。

② Chip on Wafer演算ダイとHBMをインターポーザへ接合する。

③ on Substrate切り出した構造を有機パッケージ基板へ載せる。

④ Package外部接続を形成して一つのパッケージに仕上げる。

2. なぜ必要なのか

これまでの記事で見てきた要素が、ここで1つにつながります。

TSMCは、2012年に量産を開始して以来CoWoSプラットフォームは進化を続けており、 2022年後半の生成AIの登場によって、市場の需要はさらに大きくなったと述べています事実。

3. 3つの方式：CoWoS-S／-R／-L

CoWoSには、チップ同士を何でつなぐかによって3つの方式があります。

CoWoS-S全面シリコン。最も高密度だが、大面積シリコンを扱う難しさがある。

CoWoS-Rポリマーと銅のRDL。柔軟性を使い大型化へ対応する。

CoWoS-LRDLに局所シリコンブリッジを組み合わせ、必要部分だけ高密度化する。

すべて事実（TSMC CoWoS技術ページ）。TSMCは3.3レチクルを超えるサイズにはCoWoS-LまたはCoWoS-Rを推奨しています。

4. レチクル限界をどう超えたか ― マスクスティッチング

ここが、この技術のいちばん興味深い部分だと思います。

「チップレット」編で説明したとおり、露光装置が一度に転写できる面積には上限（レチクル限界）があります。 TSMCはこれを1レチクル＝約830 mm²としています事実。

ところが、インターポーザの上には演算ダイとHBMを何個も並べなければなりません。 830 mm²には、到底収まりません。

解決策：露光を「繋ぐ」

2020年3月3日、TSMCはBroadcomとの協業で、 業界初かつ最大となる2倍レチクルサイズのインターポーザ（面積約1,700 mm²）を発表しました事実。

そこで使われたのが、TSMCが開発した 「フルレチクルサイズを超えて拡張することを可能にする、独自のマスクスティッチングプロセス」です事実 （TSMC, 2020年3月3日）。

露光領域一度に描ける面積にはレチクル限界がある。

境界を接続隣接する領域の配線を継ぎ目で正確に合わせる。

大面積化複数領域を一つの連続した配線面として機能させる。

このとき実現された構成も公表されています。 複数のロジックSoCダイと、最大6個のHBMキューブ（最大96 GB）を搭載し、 帯域幅は最大2.7 TB/s。これは2016年に提供していたCoWoSの2.7倍にあたります事実。

役割分担も明記されています。Broadcomが上部ダイ・インターポーザ・HBMの複雑な構成を定義し、 TSMCが歩留まりと性能を最大化する堅牢な製造プロセスを開発した事実。

5. どこまで大きくなるのか（ロードマップ）

TSMCは技術シンポジウムで、CoWoSの大型化計画を段階的に公表しています。

レチクル数と時期は事実（TSMC公表）。面積と比率は本稿の計算（1レチクル＝830 mm²、300 mmウェハ＝π×150²＝約70,686 mm² として算出。2レチクルと3.3レチクルはTSMCが面積も公表しています）。

14レチクルは、面積にしておよそ108 mm角のシリコンに相当します本稿の計算。 1枚の300 mmウェハの6分の1ほどを、1つの製品が占めることになります。

6. 素材技術者の視点：大面積シリコンという難物

CoWoSを材料の側から見ると、「本来ありえない大きさのシリコン片を、壊さずに扱う技術」です。

(1) 巨大なシリコンを薄くして貼る

3.3レチクルのインターポーザは約2,700 mm²。52 mm角のシリコンに相当します本稿の計算。 しかもインターポーザは、表裏を貫くTSVを通すために薄化されます。 大きく、薄く、硬く、脆い——反りと割れの条件が揃っています。

(2) CTEの不一致が、寸法に比例して効く

(3) 継ぎ目の精度

マスクスティッチングでは、隣り合う露光領域の境界で配線をつながなければなりません。 ここでの重ね合わせ精度が、そのまま配線の歩留まりを決めます。 インターポーザが大きくなるほど継ぎ目の数は増え、 かつ大面積であるがゆえに、露光中の温度変化やウェハの反りが位置ずれとして現れやすくなります。

(4) インターポーザに機能を埋め込む

TSMCはCoWoS-SとCoWoS-Lについて、eDTC（埋め込み深溝キャパシタ）を挙げています事実。 シリコンに深い溝を掘り、そこに誘電体と電極を形成してキャパシタにするものです。

インターポーザは「ただの配線板」ではなく、電源のノイズを抑える部品を作り込める場所でもあります。 深い溝の中まで均一に膜を付ける成膜技術が要求される領域であり、 前工程の材料・プロセス技術が、実装の中に入り込んでいることを示しています。

7. TSMCの「3本柱」の中での位置づけ

TSMCは、チップ間接続の技術を3本の柱として整理しています事実 （TSMC Research）。

TSMCはシリコンインターポーザの特長として、 高い配線密度、高い単位面積あたり容量、そしてエクサスケールのHPC／AI向けの大きなレチクルサイズを挙げています事実。 「大きなレチクルサイズ」が、性能指標と並んで特長として挙げられている点に、この技術の性格が表れています。

8. 課題

(1) 供給能力

CoWoSは、前工程と同じくシリコンプロセスで作るインターポーザと、専用の組立設備を必要とします。 設備を増やすには時間がかかり、需要の急増にすぐには追随できません。 TSMC自身が、生成AIの登場で需要がさらに大きくなったと述べています事実。

(2) 大型化と歩留まり

面積が増えるほど、1枚あたりに欠陥を踏む確率は上がります。 しかもインターポーザ上には、すでに良品と確認された高価なダイが載っています。 組立の最終段階での不良は、そこまでに投じたすべてを失うことを意味します。

(3) 熱

1つのパッケージに10個の演算ダイと20個のHBMを載せる——2028年の計画が実現すれば、 そこで発生する熱をどう逃がすかが次の壁になります。 TSMCの研究発表には、HPC向けの液冷を扱ったものが含まれています事実。

9. 用語集

10. 参考資料（一次情報）

1. TSMC「CoWoS®」技術ページ — 3dfabric.tsmc.com
2. TSMC「TSMC and Broadcom Enhance the CoWoS Platform with World's First 2X Reticle Size Interposer」2020年3月3日 — pr.tsmc.com
3. TSMC「TSMC Unveils Next-Generation A14 Process at North America Technology Symposium」2025年4月23日 — pr.tsmc.com
4. TSMC「TSMC Debuts A13 Technology at 2026 North America Technology Symposium」2026年4月 — pr.tsmc.com
5. TSMC Research「Interconnect / Off-chip Interconnect」 — research.tsmc.com
6. TSMC「TSMC-SoIC®」技術ページ — 3dfabric.tsmc.com

11. 主張と出典の対応表（監査）

最終更新：2026年9月20日／出典はTSMCの公式発表および技術ページに限定しています。 図はすべて説明用の概念図です。図6は公表値と実比を正確に保つためのベクター作図、その他はAI生成イメージです。AI生成図は実際の製品写真・断面写真・寸法比・解析結果を示すものではありません。