TECHNOLOGY EXPLAINER
インターポーザとは何か
― シリコン、樹脂、ガラス。土台の材料が性能を決める
チップとパッケージ基板のあいだに挟む「中間の板」。 この部品がどの材料でできているかによって、作れるパッケージの大きさも、配線の細かさも、信頼性も変わります。 材料系を横断して比較する回です。
- インターポーザとは何か（3行でつかむ）
- なぜ必要なのか ― 2つの役割
- 4つの材料系
- シリコンインターポーザ
- RDL（有機）インターポーザ
- ガラスインターポーザ
- 素材技術者の視点：材料が決める3つの限界
- どう選ぶか
- 用語集／参考資料／出典対応表
事実＝メーカー・研究機関の公表資料に記載のある値（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝計画・目標であり、量産実績が確認できていない事項
1. インターポーザとは何か（3行でつかむ）
インターポーザ（interposer）とは、 「ダイとパッケージ基板のあいだに挟み込む、中間の配線板」です。 英語の interpose（あいだに置く）がそのまま名前になっています。
- 上に載せる：複数のダイ（演算ダイ、HBMなど）を並べて搭載する
- 横につなぐ：ダイどうしを、µm単位の細かい配線で結ぶ
- 下へ渡す：下のパッケージ基板が扱える粗さの端子へ変換して出力する
「パッケージ基板」編で、基板をナノとミリをつなぐ変換器と説明しました。 インターポーザは、その変換の途中に挟まる、もう一段の踏み台です。 ダイの端子がいきなり基板に届かないほど細かくなったから、中間の段が必要になった—— そう理解すると分かりやすくなります。
2. なぜ必要なのか ― 2つの役割
役割1：ダイどうしを、基板より細かく結ぶ
チップレットやHBMを載せるには、ダイ間を非常に細かい配線で結ぶ必要があります。 ところがパッケージ基板の配線は、それほど細くできません。 基板より1桁以上細かい配線ができる板を、ダイの真下に敷く。これが第一の役割です。
役割2：端子の粗さを変換する
ダイの裏面の端子は極めて細かく、基板はそれを受け取れません。 インターポーザがいったん受けて、広げてから下へ渡します。
部品が1つ増えれば、工程もコストも信頼性のリスクも増えます。 基板が十分に細い配線を作れるなら、インターポーザは要りません。 実際、必要な場所にだけシリコンの小片を埋め込む「ブリッジ」方式や、 基板そのものを微細化するUHDIの取り組みは、インターポーザを薄く・小さく・不要にしていく方向とも読めます。
3. 4つの材料系
インターポーザは、何でできているかで性格がまったく変わります。 ここが本記事の中心です。
4. シリコンインターポーザ
最も歴史が長く、最も配線を細かくできる方式です。
TSMCはCoWoS-Sについて、大面積のシリコンインターポーザ上に高密度な相互接続と 埋め込み深溝キャパシタを設け、ロジックチップレットなどを搭載し、その上にHBMを積むと説明しています事実。 2012年から生産され、インターポーザのサイズは3.3レチクル（約2,700 mm²）までとしています事実 （TSMC）。
どこまで細かいのか ― imecの公表値
imecは2025年5月27日、300 mm RFシリコンインターポーザのプラットフォームについて 具体的な数値を公表しています事実 （imec）。
| 項目 | 公表値 |
|---|---|
| 挿入損失 | 0.73 dB/mm（325 GHzまで）— 記録的な低損失とされる |
| RF／マイクロ波伝送線路 | ライン幅 5 µm／間隔 5 µm |
| デジタル相互接続 | ライン／スペース＝1 µm／1 µm |
| フリップチップピッチ | 40 µm（20 µmへのスケーリングに取り組み中） |
| 統合できるもの | デジタル、アナログ、RF〜サブTHzのCMOS、III/V族チップレットを1枚のキャリア上に |
| 今後の追加予定 | TSV、裏面再配線層、電源デカップリング用MIMCAP |
すべて事実（imec 2025年5月27日）。研究プラットフォームの値であり、量産水準を示すものではありません。
シリコンインターポーザといえばTSV（シリコン貫通電極）が付き物だと思われがちですが、 imecのこのプラットフォームではTSVは「今後追加する予定」とされています事実。
つまりインターポーザ＝TSV必須、ではありません。 ダイどうしを横に結ぶだけなら、表面の配線層だけで足ります。 下のパッケージ基板へ縦に抜ける必要が出て初めて、TSVが要る。 「どの役割を担わせるか」で、必要な構造が変わります。
なお、2025年5月に「今後追加」とされていたMIMCAPについては、 2026年6月のimec発表でIII-V技術の一般的なオンチップキャパシタ比で容量密度10〜100倍を 達成したと公表されています事実（「異種統合」編で詳述）。
5. RDL（有機）インターポーザ
シリコンの代わりに、ポリマーと銅の配線層でインターポーザを作る方式です。
TSMCはCoWoS-Rについて、SoCやHBMをつなぐ相互接続としてRDLインターポーザを用いており、 2023年から量産段階にあると説明しています事実。そして特性をこう述べています。
「RDLインターポーザはポリマーと銅の配線で構成され、比較的柔軟である。 これによりC4接合の健全性が高まり、極めて複雑な機能要求に応じてパッケージを大型化できる」 （TSMC）
TSMCは、3.3レチクルを超えるサイズにはCoWoS-LまたはCoWoS-Rを推奨しています事実。 大型化の局面では、シリコンではなく有機系が選ばれるということです。
パネルで作るという方向
レゾナックは2025年9月3日、27社が参加するコンソーシアム「JOINT3」を立ち上げ、 515×510 mmのパネルレベル有機インターポーザの製造プロセス開発に取り組むと発表しました事実。 試作ラインは2026年稼働予定です （レゾナック）。
シリコンインターポーザが円形ウェハとレチクルに縛られるのに対し、 有機インターポーザは大判の角形パネルで作れる—— 「PLP」編で見た面積効率の話が、そのままここに効いてきます。
6. ガラスインターポーザ
第3の選択肢が、ガラスです。「ガラス基板」編で扱った材料が、 コア基板だけでなくインターポーザとしても検討されています。
AT&Sは、ガラスについて熱膨張係数をシリコンに近づけて設計できること、 極めて低いTTV（総厚ばらつき）と低い反り、高抵抗率・低損失正接、 そしてシリコンインターポーザと異なり大型パネルで成形できることを利点として挙げています事実 （AT&S）。
AGCは、薄板ガラス基板について板厚0.1〜1.1 mm以上に対応し、 狭ピッチでΦ50 µm以上の微細TGVを正確に形成でき、高アスペクト比（1.0 mm厚で最大20:1）にも対応するとし、 用途として3D実装、チップレット、CPO基板、RFデバイスを挙げています事実 （AGC）。
「ガラス基板」編で述べたとおり、本稿の調査時点（2026年9月）において、 ガラスコア基板・ガラスインターポーザの量産開始を宣言したメーカーの公式発表は確認できませんでした未確定／将来。 各社の公表目標は2027〜2028年以降に置かれています。
7. 素材技術者の視点：材料が決める3つの限界
4つの方式を並べると、性能の差が、材料の物性からほぼ説明できることが見えてきます。
| 限界 | シリコン | RDL（有機） | ガラス |
|---|---|---|---|
| ① 大きさ | 3.3レチクル（約2,700 mm²）まで それ以上はCoWoS-L/Rを推奨 | 大判パネルで製造可 515×510 mmの開発が進行 | 大型パネルで成形可 シリコンと異なる利点として明記 |
| ② 配線の細かさ | L/S＝1 µm／1 µm（imec公表） | シリコンには及ばない | 平坦性が微細加工に有利とされる |
| ③ 機械的性質 | 硬く脆い。大型化で接合部に負担 | 柔軟でC4接合の健全性が高まる | 割れやすい／低反りは利点 |
いずれも各社の公表内容にもとづく整理です。比較の軸は本記事が設定したものであり、標準化された分類ではありません。
右上（大きくて細かい）に到達した材料は、まだありません。 シリコンは細かいが大きくできない。有機は大きくできるが細かさで譲る。 ガラスは両立の候補だが量産はこれから。
そしてブリッジは、この図から外れる解です。 「全面を高密度にする」のをあきらめ、必要な箇所にだけシリコンを埋める。 Intelは第2世代EMIBでバンプピッチを55 µmから45 µmへ縮めたと公表しており事実、 TSMCもCoWoS-LでRDLインターポーザに埋め込みローカルシリコン相互接続（LSI）を組み合わせています事実。
材料で両立できないなら、構造で分ける—— これが現時点での実務的な答えになっています。
8. どう選ぶか
| 条件 | 有力な選択 | 根拠 |
|---|---|---|
| ダイ間を最も高密度に結びたい | シリコン | L/S＝1 µm／1 µmが公表されている |
| 3.3レチクルを超える大きさが要る | RDL または ブリッジ併用 | TSMCが3.3レチクル超にCoWoS-L/Rを推奨 |
| 大型化で接合部の信頼性が心配 | RDL | 「比較的柔軟でC4接合の健全性が高まる」（TSMC） |
| 高周波の損失を抑えたい | シリコン（低損失設計）またはガラス | imecが0.73 dB/mm（325 GHzまで）、AT&Sがガラスの低損失正接を挙げる |
| 面積あたりのコストを下げたい | RDL（パネル製造） | 大判パネルで面積効率が上がる（「PLP」編） |
| 高密度が要るのは一部の箇所だけ | ブリッジ | 必要箇所にだけシリコンを埋める |
本記事による整理です。実際の選択は、製品仕様・コスト・供給能力・実績など多くの要因で決まります。
9. 用語集
- インターポーザ
- ダイとパッケージ基板のあいだに挟む中間の配線板。
- シリコンインターポーザ
- シリコンで作るインターポーザ。最も細い配線が可能。
- RDLインターポーザ
- ポリマーと銅の再配線層で作るインターポーザ。柔軟性が利点。
- ガラスインターポーザ
- ガラスで作るインターポーザ。平坦性と低損失が利点。
- ブリッジ
- 必要な箇所にだけ埋め込むシリコンの小片。EMIBやLSIが該当。
- TSV
- シリコン貫通電極。表裏を縦につなぐ。
- TGV
- ガラス貫通電極。ガラスの表裏をつなぐ。
- レチクル
- 露光装置が一度に転写できる領域。TSMCは1レチクル＝約830 mm²としている。
- C4バンプ
- インターポーザとパッケージ基板をつなぐはんだバンプ。
- L/S
- ライン／スペース。配線の幅と間隔。微細化の指標。
- 挿入損失
- 信号が配線を通るときに失われる量。小さいほど良い。
- TTV
- Total Thickness Variation。板厚のばらつき。
- eDTC
- 埋め込み深溝キャパシタ。インターポーザに作り込む電源用コンデンサ。
- MIMCAP
- 金属-絶縁体-金属キャパシタ。配線層に作り込むコンデンサ。
- ダマシン
- 溝を掘って金属を埋め、余分を研磨で除く配線形成法。シリコン側で使われる。
10. 参考資料（一次情報）
- TSMC「CoWoS®」技術ページ — 3dfabric.tsmc.com
- imec「imec's 300mm RF silicon interposer platform for chiplet-based heterogeneous integration」2025年5月27日 — imec-int.com
- imec「imec unlocks system-level III-V chiplet integration on Si-CMOS」2026年6月11日 — imec-int.com
- レゾナック「次世代半導体パッケージのコンソーシアム27社で『JOINT3』設立」2025年9月3日 — resonac.com
- AT&S「Glass Core Substrates: From R&D breakthrough to platform technology」 — ats.net
- AGC「CES 2026 半導体関連」 — agc.com
- Intel「Advanced Packaging Innovations」 — intel.com
11. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| CoWoS-Sはシリコンインターポーザ上に高密度配線と埋め込み深溝キャパシタを備えHBMを積む。2012年から生産。最大3.3レチクル（約2,700 mm²）。3.3レチクル超にはCoWoS-LまたはCoWoS-Rを推奨 | TSMC CoWoS技術ページ［参考資料 1］https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/cowos.htm | 事実 |
| CoWoS-RはRDLインターポーザを用い2023年から量産。RDLインターポーザはポリマーと銅の配線で構成され比較的柔軟で、C4接合の健全性を高め大型化を可能にする。CoWoS-LはRDLに埋め込みLSIを組み合わせる | TSMC CoWoS技術ページ［参考資料 1］https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/cowos.htm | 事実 |
| imec 300mm RFシリコンインターポーザ：挿入損失0.73 dB/mm（325 GHzまで）、RF伝送線路L/S＝5/5 µm、デジタル相互接続L/S＝1/1 µm、フリップチップピッチ40 µm（20 µmへ）、TSV・裏面RDL・MIMCAPは今後追加予定 | imec プレスリリース（2025/5/27）［参考資料 2］https://www.imec-int.com/en/press/imecs-300mm-rf-silicon-interposer-platform-chiplet-based-heterogeneous-integration | 事実 |
| imecのMIMCAPはその後、III-V技術の一般的なオンチップキャパシタ比で容量密度10〜100倍を達成 | imec プレスリリース（2026/6/11）［参考資料 3］https://www.imec-int.com/en/press/imec-unlocks-system-level-iii-v-chiplet-integration-si-cmos-advancing-its-300mm-rf-silicon | 事実 |
| レゾナックJOINT3：27社、515×510 mmのパネルレベル有機インターポーザ、試作ライン2026年稼働予定 | レゾナック ニュースリリース（2025/9/3）［参考資料 4］https://www.resonac.com/jp/news/2025/09/03/3596.html | 事実 |
| ガラスはCTEをシリコンに近づけて設計でき、低TTV・低反り、高抵抗率・低損失正接、大型パネルで成形可能 | AT&S 技術記事［参考資料 5］https://ats.net/en/glass-core-substrates-from-rd-breakthrough-to-platform-technology/ | 事実 |
| AGC：板厚0.1〜1.1 mm以上、Φ50 µm以上の微細TGV、高アスペクト比（1.0 mm厚で最大20:1）、3D実装・チップレット・CPO基板・RFデバイス向け | AGC 公表ページ［参考資料 6］https://www.agc.com/ces/semiconductor.html | 事実 |
| Intel EMIB 第2世代はバンプピッチ55 µmから45 µmへ | Intel 公表資料［参考資料 7］https://www.intel.com/content/www/us/en/foundry/packaging.html | 事実 |
| ガラスインターポーザ・ガラスコア基板の量産開始 | メーカーの量産開始宣言は本稿調査時点で未確認 | 未確定／将来 |
| 図6の各材料の位置、4方式の分類、「どう選ぶか」の整理、材料が決める3つの限界という枠組み | 公表内容をもとに本記事が整理したもの。業界で標準化された分類・定量的プロットではない | 解説 |
最終更新：2026年9月20日／出典はメーカー・研究機関の公式発表および技術ページに限定しています。 図はすべて説明用の概念図です。ヒーロー画像と図1〜図6はAI生成イメージであり、実際の構造・寸法比・定量的な材料性能を正確に表すものではありません。元のSVG概要図は非表示で保持しています。