主要成果
SynopsysはTSMCとの先進ノード設計協業を拡大し、A14設計フロー、エージェントAIによる自動化、CoWoSおよびCo-packaged opticsを利用したマルチダイシステムへの包括的なサポートを強化しました。特に、N2PノードにおけるマイルストーンとしてPCIe 7.0、HBM4、UCIeへの対応が進められています。また、SynopsysはN3Pテストチップ上でCoWoS-Sインターポーザと統合されたUCIe-A 32Gおよび40Gシリコンを既に実証し、2nmおよび3nmノードでの64G UCIeテープアウトの計画も報告されており、次世代チップレット相互接続技術の実現に向けた大きな進展を示しています。
技術・臨床詳細
- A14設計フローとAI自動化: Synopsysの拡張されたA14設計フローは、次世代半導体の複雑な設計課題に対応するために、エージェントAIによる自動化を統合しています。これにより、設計サイクルを加速し、最適化された結果を生み出すことが期待されます。
- マルチダイおよび光設計サポート: CoWoS（Chip-on-Wafer-on-Substrate）やCo-packaged optics（CPO）などの先進パッケージング技術を用いるマルチダイシステムの設計サポートが強化されています。CPOは、光インターコネクトを半導体パッケージ内に統合することで、帯域幅とエネルギー効率を大幅に向上させる技術です。
- UCIeの進展:
- N2Pにおける主要なターゲットとして、PCIe 7.0、HBM4、およびUniversal Chiplet Interconnect Express（UCIe）が挙げられています。これらは、AI/HPCシステムの性能を飛躍的に向上させるための重要な要素です。
- Synopsysは、N3Pテストチップ上にCoWoS-Sインターポーザと統合されたUCIe-A 32Gおよび40Gシリコンの実証に成功しています。これは、チップレット間通信の実現可能性と性能を証明するものです。
- さらに、同社は2nmおよび3nmノードにおける64G UCIeテープアウトの計画も報告しており、これはUCIeの最高速度での実装に向けた明確なロードマップを示しています。64G UCIeは、テラバイト/秒級のチップレット間帯域幅を提供し、超大規模なマルチダイシステムを可能にします。
背景・業界文脈
半導体業界は、ムーアの法則の減速と、AI/HPCアプリケーションからの性能要求の増大という二重の課題に直面しています。これに対処するため、モノリシックなSoCからマルチダイ/チップレット設計への移行が加速しており、先進パッケージング技術と高速インターコネクトの重要性が高まっています。SynopsysとTSMCの協業は、この業界トレンドを推進する上で不可欠なものです。
今後の展望
SynopsysとTSMCの協業強化は、次世代のAI/HPCチップ設計において、技術革新を加速させるでしょう。UCIe 64GやCo-packaged opticsのような技術の実用化は、データセンターの性能とエネルギー効率を根本的に改善し、AIのさらなる進化を可能にします。この連携は、2nmおよび3nmといった最先端プロセスノードにおけるマルチダイシステムの実現可能性を広げ、半導体業界全体のロードマップに大きな影響を与えることが期待されます。
元記事: https://www.inelectronics.co.uk/synopsys-extends-a14-and-multi-die-design-flows/
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