主要成果
NVIDIAは、ケンブリッジに拠点を置く量子誤り訂正（QEC）スタートアップのRiverlaneに対し、戦略的な少数出資を実施しました。この投資は、NVIDIAが英国のコンピューティング分野に投じる2億5,000万ドルのコミットメントの一環であり、同時に4社の英国AIベンチャーへの投資と共に発表されました。技術面では、NVIDIA H100 GPUを活用して、リアルタイムのQECデコーダー再校正ワークフローを劇的に高速化させることに成功しています。
技術・詳細
今回の連携では、Riverlaneが開発したLocal Clustering Decoder（LCD）を、高スループットなGPU並列処理に適応させました。その結果、単一のCPUコアでは3分かかっていた表面コード（surface code）のトレーニングサイクルが、わずか2.8秒まで短縮されました。処理能力においても、CPUでは約59,000件であった1秒あたりの表面コード・エラーシンドローム処理数が、H100 GPUでは400万件以上にまで向上しています。
この高速化により、実験前のルーチンとしてデコーダーの再校正を行うことが可能になり、動的な量子ビットのドリフトやハードウェアの欠陥を効果的に軽減できます。具体的には、GPUを用いて大量の実験シンドロームデータを並列処理することで、AI駆動の校正ループが手動調整なしにデコーダーの物理ノイズモデルをリアルタイムで更新します。
背景・業界の文脈
耐故障性量子計算（FTQC）をスケールさせる上での最大のボトルネックは、ハードウェアの不安定性です。量子ビットの周波数の変動や、2量子ビットゲートのフィデリティ（忠実度）の揺らぎ、物理的な欠陥の発生などが時間とともに起こります。標準的なQECデコーダーは事前に計算されたエラー確率の重みに依存していますが、物理量子ビットの挙動がドリフトするとこれらの重みが不正確になり、結果として論理量子ビットのフィデリティが低下するという課題がありました。
今後の展望
NVIDIAとRiverlaneは、QPU（量子処理装置）とGPUが密接に結合した制御ループの構築を目指しています。古典的なGPU加速によって、RiverlaneのASICやFPGAマトリクスチップなどの低遅延ハードウェアデコーダーを継続的に再校正する仕組みを確立することで、信頼性の高いマルチモーダルな実用的規模の量子システムの実現に向けた基盤を整備します。
毎週の技術動向レポートを無料でお届け
各分野の分析レポートを読む価値があるかどうか一目で判断できるインフォグラフィックをメールで受け取れます。
📢 メールマガジンに無料登録（週刊・技術動向レポート）
ご登録いただくと、Troy-Technical から週刊で技術動向レポート（メールマガジン）をお届けします。
- 取得したメールアドレス・選択分野は配信目的にのみ使用します。
- 第三者へ提供することはありません。
- 配信はいつでも解除できます（各メール下部のリンクから）。
詳しくはプライバシーポリシーをご覧ください。
登録は1分・いつでも解除できます
