TECHNOLOGY EXPLAINER
光インターコネクトとSerDes
― 速さを倍にすると、銅線は半分しか届かない
チップとチップを結ぶ信号は、いまも多くが銅の配線を走っています。 その送受信を受け持つ回路が SerDes（シリアライザ／デシリアライザ）です。 IEEE のイーサネット規格では、1レーンの速さを 100 Gb/s から 200 Gb/s に倍にしたとき、 銅ケーブルの到達目標は2 m から1 mへ半分になりました。 NVIDIA の GB200 NVL72 は、72個の GPU をラックの中で銅のケーブルで結んでいます。 光がどこから必要になるのか——その境目は、銅と樹脂の損失が決めています。
- SerDesと光インターコネクトとは何か（3行でつかむ）
- SerDesの仕事 ― 並列を直列に、そして傷んだ波形を読み解く
- なぜ銅は高い周波数で損をするのか
- 本稿の計算：損失の予算を「振幅の残り」で並べる
- 本稿の計算：レーン速度を倍にすると何が起きたか
- スケールアップ網 ― NVLink はラックの中を銅で結ぶ
- 素材技術者の視点①：損失の予算は、樹脂と銅箔で使い切られる
- 素材技術者の視点②：「銅で届く範囲」は材料が決める境界線
- 課題
- 用語集／参考資料／出典対応表
事実＝規格・標準化団体の公開文書、企業の公式発表に記載のある内容（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝策定中・計画中であり、確定や実績が確認できていない事項
このほか、物理の一般的な説明や材料設計上の読み取りは「解説」として区別しています。
1. SerDesと光インターコネクトとは何か（3行でつかむ）
- SerDes：チップ内部の幅の広い並列データを、少数の高速な直列信号に変えて送り（シリアライズ）、受け取った直列信号を並列に戻す（デシリアライズ）送受信回路です。高速で走らせるほど配線で波形が崩れるので、それを補正する回路も含みます（解説）
- 光インターコネクト：チップ間・装置間の信号の一部を光に置き換えてつなぐことです。電気の損失が大きくなる距離から先を、光が受け持ちます（解説）
- 境目はどこか：IEEE P802.3dj の目標は、1レーン200 Gb/s で銅の同軸ケーブル（twin-axial）で少なくとも1.0 m、光ではシングルモードファイバで少なくとも500 m・2 kmなどを掲げています事実。数 m 以内は銅、それより先は光という分担が、規格の目標値にそのまま表れています（本記事による解説）
電気の区間を短くするために光を近づける方式は「Co-packaged Optics」編と「NPOとLPO」編で、 前面パネルに挿す光モジュールは「光トランシーバー」編で扱いました。 この記事は、その議論の前提になっている「電気の配線は、なぜ・どこまでしか届かないのか」を扱います。 PAM4 などの信号方式は「光変調と変調方式」編で扱っています。
2. SerDesの仕事 ― 並列を直列に、そして傷んだ波形を読み解く
並列の配線を何十本も引くより、少数の配線を高速で走らせるほうが、チップの端子数も配線の面積も節約できます。 その代わり、高速の信号は配線の中で減衰し、前後の記号と混ざり合います。 SerDes は、送り出すときに高い周波数を強調し、受け取ったときに崩れた波形を等化して、1記号ずつ判定し直します（解説）。 NVIDIA は、GPU 間通信の進歩を「high-speed low-power SerDes」（高速・低電力の SerDes）の革新が牽引していると述べています事実。
3. なぜ銅は高い周波数で損をするのか
電気の配線で信号が弱まる主な原因は2つです（解説）。
- 導体損失：周波数が高くなると、電流は導体の表面近くだけを流れるようになります（表皮効果）。流れる断面が実質的に細くなるので抵抗が増え、銅の表面の凹凸があると電流の道のりがさらに長くなります
- 誘電損失：配線を支える絶縁体（基板の樹脂やケーブルの被覆材）の分子が、高い周波数の電界に追従しきれずにエネルギーを熱として失います。損失の大きさは材料の誘電正接（Df、tanδ）と周波数に比例して増えます
どちらも周波数とともに増えるため、同じ配線でも、速く走らせるほど損失は大きくなり、同じ損失に収めるには配線を短くするしかありません（解説）。 規格が損失を「〇〇 GHz で △△ dB」という形で決めているのはこのためです。
4. 本稿の計算：損失の予算を「振幅の残り」で並べる
規格・実装合意は、用途ごとに許される損失の上限を決めています。1レーン約100 Gb/s（ナイキスト周波数 約26.56 GHz）の世代で並べると、次のようになります。
| 用途 | 損失の上限（文書の記載） | 周波数 | 出典 |
|---|---|---|---|
| チップ間・チップと光エンジンの間（XSR+） | bump-to-bump で 13 dB まで | ナイキスト周波数 | OIF CEI-112G-XSR+-PAM4 |
| LPO のホスト〜モジュール間の電気チャネル | 16 dB（線形仕様の13 dB から拡張） | 26.56 GHz | LPO MSA 100G-DR-LPO |
| LPO の ASIC ダイ〜モジュールのダイ | 20 dB 以下を想定 | — | LPO MSA 100G-DR-LPO |
| バックプレーン（100 Gb/s／レーン） | 28 dB 以下 | 26.56 GHz | IEEE 802.3ck・802.3df の目標 |
| バックプレーン（200 Gb/s／レーン） | ダイ間で 40 dB 以下 | 53.125 GHz | IEEE P802.3dj の目標 |
すべて事実（OIF 発表［参考資料4］、LPO MSA 仕様書［参考資料5］、IEEE 802.3ck 目標［参考資料1］、802.3df 目標［参考資料2］、P802.3dj 目標［参考資料3］）。「—」は周波数の記載を本稿で確認していない欄です。
バックプレーンの200 Gb/s では、送り出した振幅の1%しか届かない条件で動くことが目標になっています本稿の計算。 SerDes は、その1%の信号から、4段の PAM4 のどの段かを判定しなければなりません（本記事による解説）。
5. 本稿の計算：レーン速度を倍にすると何が起きたか
- 周波数：53.125 ÷ 26.56 ≒ 2.0倍。レーン速度を倍にすると、損失を評価する周波数も倍になります本稿の計算
- 損失の予算：40 − 28 ＝ 12 dBの上積み。振幅に直すと約4.0%（28 dB）から1.0%（40 dB）へ、許容される残りが4分の1になります本稿の計算
- 銅ケーブル：到達目標は「少なくとも2 m」から「少なくとも1.0 m」へ半分本稿の計算
前提と限界：規格の目標値は「少なくともこの距離・この損失で動くこと」を定めたもので、到達距離の上限や製品の実測値ではありません。
SerDes が4倍弱い信号を読めるように進化しても、銅ケーブルの長さは半分になった——これが、光が求められている理由の核心です（本記事による解説）。 レーン速度がさらに倍になれば、同じ関係が繰り返される可能性があります。
6. スケールアップ網 ― NVLink はラックの中を銅で結ぶ
AI 向けの計算機では、GPU どうしを結ぶ網が2種類あります。 ラック程度の範囲の GPU を1つの大きな計算機のように密に結ぶスケールアップ網と、それを多数束ねてデータセンター全体を結ぶスケールアウト網です（解説）。 NVIDIA の NVLink は前者の代表で、同社は「scale-up networking fabric」と説明しています事実。
| NVLink の世代 | GPU あたりの帯域 | GPU あたりの最大リンク数 | GPU ドメイン | 合計帯域 | 対応プラットフォーム |
|---|---|---|---|---|---|
| 第4世代 | 900 GB/s | 18 | 8 | 7.2 TB/s | Hopper |
| 第5世代 | 1,800 GB/s | 18 | 8／72 | 130 TB/s（NVL72） | Blackwell |
| 第6世代 | 3,000 GB/s | 36 | 8／72 | 216 TB/s（NVL72） | Vera Rubin |
すべて事実（NVIDIA NVLink 製品ページの仕様表［参考資料6］）。同ページは仕様を「Preliminary specifications; may be subject to change」（暫定で変更の可能性あり）としています。
NVIDIA の技術ブログは、GB200 NVL72 の構成をこう説明しています事実。
- 18台の計算ノードを、9台の NVLink スイッチトレイとケーブルカートリッジで相互接続する
- 各スイッチトレイは100 GB の NVLink ポートを144個持ち、9台で72個の GPU それぞれの18本の NVLink ポートをすべてつなぐ
- GPU を「a copper cable cartridge」（銅ケーブルのカートリッジ）で高密度に相互接続し、液冷を採用している
ここで注目したいのは、GPU あたり双方向 14.4 Tb/s（片方向 7.2 Tb/s。1.6 Tb/s の光モジュール4.5本分に相当、本稿の計算）という帯域を、NVIDIA がラックの中では銅で運ぶ設計を選んでいることです。 第5章で見たとおり、銅は短い距離なら今も最も手軽な媒体です。 ラック1台の中に72個の GPU を詰め込み、液冷で冷やしているのは、裏返せば銅が届く距離の中に全部を収めるためとも読めます（本記事による解説）。
7. 素材技術者の視点①：損失の予算は、樹脂と銅箔で使い切られる
規格が決めているのは、送信チップのダイから受信チップのダイまで、あるいは端子から端子までの損失の合計です事実。 その内訳は、チップのパッケージ基板、プリント基板の配線、コネクタ、ケーブル——すべてが同じ予算を分け合います。 LPO MSA の仕様書が、ASIC パッケージ・ホスト基板・モジュール基板それぞれの損失の推奨範囲を図で示しているのは、その配分の一例です事実。
配線の長さが決まっていれば、損失を下げる手段は材料しか残りません（本記事による解説）。
- 誘電正接の小さい樹脂：誘電損失を下げる。ただし低 Df の樹脂は、一般に銅との密着や耐熱、加工性とのトレードオフを抱える
- 表面の平滑な銅箔：導体損失を下げる。しかし銅箔の凹凸は、もともと樹脂との密着（アンカー効果）のためのもの。平滑にするほど、別の方法で密着を確保しなければならない
- ケーブルの誘電体：銅ケーブルでも同じ。導体の外側を包む絶縁材料の損失が、到達距離を決める
レーン速度が倍になるたびに、同じ長さの配線でも損失は増えます。 規格が損失の上限を 28 dB から 40 dB に広げても、その増分を SerDes の進化だけで吸収することはできず、 材料の低損失化が、1世代ごとに「前提」として組み込まれていく—— 高速基板材料の開発が世代ごとに求められる構造は、ここにあります（本記事による解説）。
8. 素材技術者の視点②：「銅で届く範囲」は材料が決める境界線
IEEE の目標では、1レーン200 Gb/s の銅ケーブルは「少なくとも1.0 m」です事実。 一方、NVIDIA は GB200 NVL72 でラックの中を銅ケーブルのカートリッジで結び事実、 スケールアウト網には InfiniBand や Ethernet の光ネットワークを組み合わせています（GB300 NVL72 の製品ページは Quantum-X800 InfiniBand・Spectrum-X Ethernet・ConnectX-8 SuperNIC との組み合わせを記載）事実。
つまり現在の境目は、「ラックの中は銅、ラックの外は光」に近いところにあります（本記事による解説）。 この境目の位置は、次の3つの綱引きで決まります。
- 銅の側：ケーブル・基板・コネクタの材料の損失と、SerDes の補正能力
- 光の側：光モジュール（光エンジン）の電力とコスト、そして信頼性（「光トランシーバー」編・「Co-packaged Optics」編）
- 実装の側：どれだけ高密度に詰めて、冷やせるか（NVL72 は液冷）
低損失の樹脂や平滑な銅箔が1世代分進めば、銅はもう少し遠くまで届き、光に置き換わる時期は後ろにずれます。 逆に光エンジンの電力とコストが下がれば、境目はラックの中へ入ってきます。 光通信の材料と、高速基板の材料は、同じ境界線を反対側から押し合っている—— 素材メーカーにとっては、両方に関わりうるということでもあります（本記事による解説）。
9. 課題
(1) 200 Gb/s／レーンの規格は策定の途中
IEEE P802.3dj は、本稿の調査時点で正式承認を一次情報で確認できていません（「光トランシーバー」編を参照）未確定／将来。 さらに先の1レーン400 Gb/s 級について、P802.3dj タスクフォースの資料には400 Gb/s 信号の検討開始（CFI）が予定として記されています事実。 そのとき銅で何 m 届くのか、あるいは届かないのかは、本稿の調査時点では決まっていません未確定／将来。
(2) スケールアップ網の広がり
NVIDIA の技術ブログは、第5世代 NVLink が最大576個の GPUを1つの NVLink ドメインに接続できるとしています事実。 ラックを越えてスケールアップ網を広げるとき、その区間を何で結ぶのかについては、本稿で確認した NVIDIA の資料には具体的な記載がありませんでした。 スケールアップ網の光化の時期と方式は、本稿の調査時点では確認できていません未確定／将来。
(3) 本稿で扱わなかったこと
SerDes の消費電力（pJ/bit）、基板材料ごとの損失（dB/インチ）、NVLink の1ポートあたりの電気レーン数と速さは、 本稿で開いて確認できた一次情報に記載がなかった、または比較可能な形でそろわなかったため記載していません。
- SerDes は、並列を直列に変えて送り、崩れた波形を読み解く送受信回路です（解説）
- 銅の損失は、導体（表皮効果・表面の凹凸）と誘電体（誘電正接）で生まれ、周波数とともに増えます（解説）
- 1レーン 100 → 200 Gb/s で、評価周波数は2倍、損失予算は 28 → 40 dB、銅ケーブルの到達目標は 2 m → 1.0 m事実
- 40 dB は、送った振幅の1%しか届かない条件です本稿の計算
- GB200 NVL72 は、72 GPU を銅ケーブルのカートリッジで結び、GPU あたり 1.8 TB/s（14.4 Tb/s）を運びます事実（ビット換算は本稿の計算）
- 銅と光の境目は、低損失の樹脂・平滑な銅箔と、光エンジンの電力・コストの綱引きで動きます（本記事による解説）
10. 用語集
- SerDes
- シリアライザ／デシリアライザ。並列データを高速な直列信号に変えて送受信する回路。
- レーン
- 1組の差動配線で運ぶ1本の信号の流れ。
- ナイキスト周波数
- ボーレートの半分の周波数。損失の規格値を決める基準になる。
- 挿入損失
- 配線を通る間に信号が弱まる量（dB）。20 dB で振幅は10分の1。
- 等化
- 配線で失われた高周波成分を補い、崩れた波形を元に近づけること。
- 表皮効果
- 高い周波数の電流が導体の表面近くに集中して流れる現象。
- 誘電正接（Df）
- 絶縁材料が電界のエネルギーを熱として失う度合い。小さいほど低損失。
- バックプレーン
- 装置の中でボードどうしをつなぐ基板の配線。
- twin-axial ケーブル
- 2本の導体を1組として誘電体とシールドで包んだ、高速差動信号用の銅ケーブル。
- XSR
- Extra Short Reach。チップ間やチップと光エンジンの間の、ごく短い電気接続の規格区分（OIF）。
- スケールアップ網
- 少数〜数十個の GPU を1つの計算機のように密に結ぶ網。NVLink など。
- スケールアウト網
- 多数のサーバーやラックを結ぶ網。InfiniBand や Ethernet。
- NVLink
- NVIDIA の GPU 間接続。NVLink Switch によりラック内の全 GPU を相互接続する。
11. 参考資料（一次情報）
- IEEE 802.3「IEEE 802.3ck 100 Gb/s per Electrical Lane Objectives」2018年3月（PDF） — ieee802.org
- IEEE 802.3「Adopted IEEE P802.3df Objectives」2022年11月17日（PDF） — ieee802.org
- IEEE 802.3「Adopted IEEE P802.3dj Objectives」2024年3月14日（PDF） — ieee802.org
- OIF「OIF Unveils CEI-112G-XSR+-PAM4 Extended Extra Short Reach Implementation Agreement ...」2024年1月 — oiforum.com
- LPO MSA「100G-DR-LPO Revision 1.0」2025年3月（PDF） — lpo-msa.org
- NVIDIA「NVLink & NVLink Switch」製品ページ（仕様表） — nvidia.com
- NVIDIA「NVIDIA GB200 NVL72 Delivers Trillion-Parameter LLM Training and Real-Time Inference」技術ブログ — developer.nvidia.com
- NVIDIA「GB300 NVL72」製品ページ — nvidia.com
- IEEE P802.3dj Task Force「Timeline Consideration」2025年12月9日（PDF） — ieee802.org
12. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| 1レーン100 Gb/s の電気バックプレーンで挿入損失28 dB 以下（26.56 GHz）、同軸銅ケーブルで少なくとも2 m を目標とすること（2018年3月採択） | IEEE 802.3ck 目標文書出典1 https://www.ieee802.org/3/ck/P802_3ck_Objectives_2018mar.pdf | 事実 |
| 800 Gb/s（8レーン）の電気バックプレーンで28 dB 以下（26.56 GHz）、同軸銅ケーブルで少なくとも2 m を目標とすること | IEEE P802.3df 目標文書出典2 https://www.ieee802.org/3/df/proj_doc/objectives_P802d3df_221117.pdf | 事実 |
| 1レーン200 Gb/s でダイ間挿入損失40 dB 以下（53.125 GHz）、同軸銅ケーブルで少なくとも1.0 m、SMF で少なくとも500 m・2 km などを目標とすること | IEEE P802.3dj 目標文書出典3 https://www.ieee802.org/3/dj/projdoc/objectives_P802d3dj_240314.pdf | 事実 |
| CEI-112G-XSR+-PAM4 がダイ間・ダイと光エンジン間の112 Gb/s PAM4 電気インターフェースで、ナイキスト周波数での bump-to-bump 挿入損失13 dB まで、36〜58 Gsym/s を規定し、MCM・CPO・NPO を対象とすること | OIF 発表（2024年1月）出典4 https://www.oiforum.com/oif-unveils-cei-112g-xsr-pam4-extended-extra-short-reach-implementation-agreement-paving-the-way-for-advanced-interconnectivity/ | 事実 |
| LPO の電気チャネル損失上限を13 dB から16 dB に拡張（26.56 GHz）、ASIC ダイ〜モジュールダイ20 dB 以下を想定、各区間の損失の推奨範囲を示すこと。ホストが DSP ベースの SerDes であること | LPO MSA 100G-DR-LPO 仕様書出典5 https://www.lpo-msa.org/files/live/sites/lpomsa/files/specs/LPO_MSA_Specification_v1p0_final.pdf | 事実 |
| NVLink が「scale-up networking fabric」であること。世代ごとの GPU あたり帯域（900／1,800／3,000 GB/s）、最大リンク数（18／18／36）、GPU ドメイン、合計帯域（7.2 TB/s／130 TB/s／216 TB/s）、対応プラットフォーム。仕様が暫定で変更の可能性があること | NVIDIA NVLink 製品ページ出典6 https://www.nvidia.com/en-us/data-center/nvlink/ | 事実 |
| GB200 NVL72 が18台の計算ノードを9台の NVLink スイッチトレイとケーブルカートリッジで相互接続すること。各スイッチトレイが100 GB の NVLink ポートを144個持ち、72 GPU それぞれの18ポートをつなぐこと。「a copper cable cartridge」で高密度に相互接続し液冷を用いること。1.8 TB/s（双方向）／GPU。第5世代 NVLink が最大576 GPU を1ドメインに接続できること。「high-speed low-power SerDes」の革新が GPU 間通信を牽引してきたこと | NVIDIA 技術ブログ出典7 https://developer.nvidia.com/blog/nvidia-gb200-nvl72-delivers-trillion-parameter-llm-training-and-real-time-inference/ | 事実 |
| GB300 NVL72 が Quantum-X800 InfiniBand・Spectrum-X Ethernet・ConnectX-8 SuperNIC と組み合わされること | NVIDIA GB300 NVL72 製品ページ出典8 https://www.nvidia.com/en-us/data-center/gb300-nvl72/ | 事実 |
| P802.3dj タスクフォース資料に 400 Gb/s 信号の CFI が予定として記載されていること | IEEE P802.3dj タスクフォース資料出典9 https://www.ieee802.org/3/dj/public/25_1209/dambrosia_3dj_01b_251209.pdf | 事実 |
| 13・16・20・28・40 dB の振幅比（約22%・約16%・10%・約4%・1%）と電力比。53.125÷26.56≒2.0、40−28＝12 dB、許容される振幅の残りが4分の1、到達目標が半分。72×18＝1,296、9×144＝1,296、18×100 GB/s＝1.8 TB/s、72×1.8≒130 TB/s、1.8 TB/s＝14.4 Tb/s（片方向7.2 Tb/s）、片方向7.2÷1.6＝4.5 で 1.6 Tb/s の光モジュール4.5本分 | 本稿の計算。規格の損失は測定区間が異なり厳密な比較ではない。1 B＝8 bit とした | 本稿の計算 |
| P802.3dj の正式承認、1レーン400 Gb/s 級での銅の到達距離、スケールアップ網の光化の時期と方式 | 策定中・検討段階であり、本稿の調査時点で確定していない見通しの事項 | 未確定／将来 |
| SerDes の働き、導体損失（表皮効果・表面の凹凸）と誘電損失（誘電正接）の説明、スケールアップ網とスケールアウト網の区別。規格の損失予算を材料に配られる予算と読む整理、低 Df 樹脂と平滑銅箔のトレードオフ、「ラックの中は銅、外は光」に近いという読み取り、銅と光の境目が材料と光エンジンの綱引きで動くという整理。NVL72 の高密度化・液冷を銅の届く範囲に収めるためと読む解釈 | 一般的な物理の説明と、公開資料にもとづく本記事の整理・解説。各社・各団体が表明した見解ではない | 解説 |
| SerDes の消費電力、基板材料ごとの損失値、NVLink の1ポートあたりの電気レーン数と速さ | 本稿で確認できた一次情報に記載がない、または比較可能な形でそろわなかったため記載していない | 解説 |
| 図1・図5が説明のための作図であること、図2・図3・図4が本稿の計算を含む作図であること。ヒーロー画像がAI生成イメージであること | 本記事による注記 | 解説 |
最終更新：2026年9月26日／出典は一次情報（IEEE 802.3 の目標文書・タスクフォース資料、OIF の発表、LPO MSA の仕様書、NVIDIA の公式製品ページと技術ブログ）に限定しています。 物理の一般的な説明や材料設計上の読み取りを含むため、それらは「解説」として出典付きの事実と区別しています。 SerDes の消費電力、基板材料ごとの損失値、NVLink のレーン構成は、公開された一次情報で確認できなかったため記載していません。 NVIDIA の仕様表は同社が暫定としている値です。 図はすべて説明用の図です。図1・図5はベクター作図、図2・図3・図4は本稿の計算を含むベクター作図、ヒーロー画像はAI生成イメージであり、いずれも実際の製品の構造・配線・寸法を示すものではありません。