SEMICONDUCTOR FRONT-END · INTRO 03
半導体ができるまで
― 製造の全体像と、それを支える産業の地図
1枚のチップができるまでには、数百から千数百の工程と、3か月前後の時間がかかります。この回では、設計からマスク、前工程、テスト、後工程までの流れを一気に通して見ます。あわせて、なぜ工場は「超」清浄でなければならないのか、なぜウェハは大きいほど得なのかを物理と計算で確かめます。最後に、その流れを分担している会社と国の地図を描きます。
事実＝公的機関・学術資料・企業の公式発表に記載のある内容（出典番号つき）
本稿の計算＝明示した前提から本記事が計算した値
推測＝出典から読み取れる範囲を超えた、本記事の見立て
未確定／将来＝計画・ロードマップであり、実績が確認できていない事項
物理の一般原理（教科書で確立している内容）の説明は、とくにタグを付けずに書いています。
- 設計から出荷までの流れ（設計 → マスク → 前工程 → ウェハテスト → 後工程）を順番に説明できる
- クリーンルームが必要な理由と、歩留まり（良品の割合）がチップの大きさで変わる理由を、計算で説明できる
- IDM・ファブレス・ファウンドリ・OSAT・装置メーカー・材料メーカーの役割の違いと、日本の強みを説明できる
1. 半導体ができるまで（3行でつかむ）
- チップは、設計（回路を図面にする）→ マスク（図面を原版にする）→ 前工程（ウェハにトランジスタと配線を作る）→ ウェハテスト → 後工程（切り分けて包む）の順に作られます。
- 前工程では、成膜・模様の転写・エッチング・イオン注入・平坦化・洗浄などを、作る構造に合わせて選び、繰り返します。このため工程の数は数百から千数百になり、ほこり1つで不良になる超清浄な環境が必要です。
- この流れは1社ではなく、設計の会社、製造を請け負う会社、装置の会社、材料の会社、組み立ての会社が分担しています。日本は、とくに装置と材料で大きな役割を担っています。
2. 全体の流れ ― 設計から出荷まで
① 設計 ― 何十億個のトランジスタを図面にする
まず、チップに何をさせるかを決め、それを実現する回路を設計します。何十億個ものトランジスタを人が1つずつ描くことはできません。設計は、EDA（電子設計自動化）と呼ばれる専用のソフトウェアで行います。CPUの中核部分のように、他社が設計した回路の部品（IP）を買ってきて組み込むことも一般的です。
設計の最後には、回路を層ごとの図形（レイアウト）に変換します。この図面のデータを製造側に渡すことをテープアウトと呼びます 解説。
画像：Zeptobars; Mikhail Svarichevsky / Wikimedia Commons / CC BY 3.0
② フォトマスク ― 図面を「ガラスの原版」にする
画像：Peellden / Wikimedia Commons / CC BY-SA 3.0
レイアウトの図形は、層ごとにフォトマスクという原版に描かれます。従来型の透過マスクでは石英ガラス上の模様を光で写します。EUVでは光を反射する多層膜マスクを使います。いずれも、ウェハ上のレジストへ模様を転写するための原版です（フォトリソグラフィ）。写真のネガと印画紙の関係に似ています 解説。
1枚のマスクで、何千枚ものウェハに同じ模様を写せます。一度原版を作れば、同じ模様を高速で大量に複製できることが、チップを安く大量に作れる理由の一つです 解説。
③ 前工程 ― ウェハの上に、トランジスタと配線を作る
前工程が、このシリーズの主役です。ASMLは、現代のチップは最大100層にもなり、そのすべてをナノメートルの精度で重ね合わせる必要があると説明しています [1] 事実。代表的な処理は次のとおりです。以下は工程の役割をつかむための整理で、すべての層で同じ順序・回数の処理を行うわけではありません。洗浄や検査は各処理の間にも入り、イオン注入やCMPは必要な構造に応じて使います。
- 成膜：ウェハの表面に、絶縁体や金属などの薄い膜をつける
- フォトリソグラフィ：膜の上に光に反応する樹脂（レジスト）を塗り、マスクの模様を光で写す
- エッチング：レジストで守られていない部分の膜を削り取る
- イオン注入：必要な場所に不純物（ドーパント）を打ち込み、n型・p型を作る（トランジスタを作る層で行う）
- CMP（化学機械研磨）：でこぼこになった表面を平らに磨く
- 洗浄：各工程の合間に、汚れや残りかすを取り除く
この繰り返しのため、工程の数は非常に多くなります。SIAとボストン コンサルティング グループ（BCG）の共同報告書は、製造工程全体は製品によって400〜1,400工程で、前工程にかかる時間（サイクルタイム）は平均約12週間、先端品では14〜20週間かかると説明しています [2] 事実。経済産業省も、半導体製造には合計1,000以上の工程が必要で、極めて高いクリーン度が求められるとしています [3] 事実。
各工程のしくみと物理は、シリーズ第2部で1つずつ詳しく扱います。
画像：a13ean / Wikimedia Commons / CC BY-SA 3.0
④ ウェハテスト ― 切る前に、1つずつ検査する
画像：Ajoones / Wikimedia Commons / CC BY 3.0
前工程を終えたウェハは、チップに切り分ける前に、プローブカードの細い針を1チップずつ当てて電気的に検査されます。不良と判定されたチップは記録され、後工程に回されません。不良品にパッケージの費用をかけないためです 解説。
⑤ 後工程 ― 切り分けて、包んで、もう一度検査する
画像：NobbiP / Wikimedia Commons / CC BY-SA 3.0
ウェハは裏側を削って薄くされ（バックグラインド）、1つずつのチップに切り分けられ（ダイシング）、パッケージに収められます。最後にもう一度検査（最終テスト）をして出荷されます。後工程の各技術は、後工程シリーズ（「ウェハ薄化とダイシング」「ボンディング」「モールディング」「テスト」など）で詳しく扱っています。
3. なぜ「超」清浄な工場が必要なのか
画像：NASA Glenn Research Center / Wikimedia Commons / パブリックドメイン
チップの模様は、今やナノメートル単位です。そこに目に見えないほこりが1つ乗るだけで、配線がショートしたり、途切れたりします。だから前工程はクリーンルームの中で行われます。
どれくらい清浄なのでしょうか。
- SIA/BCGの報告書によると、都市の空気には1 m3あたり3,500万個もの0.5 µm以上の粒子が含まれますが、半導体のクリーンルームではその大きさの粒子はゼロしか許されません [2] 事実。
- ASMLは、多くのチップメーカーが「ISOクラス1」のクリーンルームを使っていると説明しています。同社の説明では、これは1 m3あたり100〜200 nmの粒子が10個以下で、それより大きな粒子はない状態で、外の空気より約1万倍きれいです [1] 事実。
（クリーンルームの清浄度の等級は、国際規格ISO 14644-1で定められています。正確な基準値は規格本文を参照してください。上の数字はASMLによるわかりやすい説明です。）
空気中の粒子は重力で落ちていきますが、空気の抵抗（粘性）を受けるので、すぐに一定の速さ（終端速度）になります。小さな球の場合、この速さはストークスの法則で次のように表されます。
v ＝ ρ g d2 ／（18 μ）ρ は粒子の密度、g は重力加速度、d は粒子の直径、μ は空気の粘性係数です。直径の2乗に比例するのがポイントです。
密度2,000 kg/m3、空気の粘性係数1.8×10-5 Pa·s（室温の空気の一般的な値）として計算すると、落ちる速さは次のとおりです 本稿の計算。
- 直径1 µmの粒子：1時間に約22 cm
- 直径0.1 µm（100 nm）の粒子：1時間に約2 mm
100 nmの粒子は、放っておくとほとんど落ちてこず、何時間も空気中を漂います（実際には、このサイズでは空気分子の影響でもう少し速く落ちますが、桁は変わりません）。だからクリーンルームは、粒子が落ちるのを待つのではなく、天井のフィルターから床に向かってきれいな空気を流し続け、粒子を押し流して取り除くしくみになっています 解説。
もう一つ大事な発生源は人です。人の皮膚や服からは絶えず粒子が出ます。作業者が全身を覆う服を着るのはこのためで、最近の工場では、ウェハを密閉した容器に入れ、人が直接触れずに自動で運ぶのが一般的です 解説。
画像：Cepheiden / Wikimedia Commons.jpg) / CC BY-SA 3.0
4. 歩留まり ― 良いチップは何割とれるのか
1枚のウェハから取れたチップのうち、良品の割合を歩留まりといいます。半導体の事業では、歩留まりが利益を大きく左右します。
画像：Phiarc / Wikimedia Commons / CC BY-SA 4.0
ウェハの上に、致命的な欠陥がランダムにばらまかれていると考えます。単位面積あたりの欠陥の平均数を欠陥密度 D0、チップの面積を A とすると、1つのチップに欠陥が1つも乗らない確率（＝良品の確率）は、ポアソン分布から次のようになります。MITの講義資料でも、この形が歩留まりモデルの基本として扱われています [4]。
Y ＝ exp（−D0 × A）欠陥密度を0.1個/cm2として計算してみましょう 本稿の計算。
| チップの面積 | 歩留まり Y |
|---|---|
| 1 cm2（スマホのSoC程度の大きさ） | 約90% |
| 6 cm2（大型のGPU程度の大きさ） | 約55% |
同じ工場、同じ欠陥密度でも、チップが大きいほど歩留まりは指数関数的に下がります。大きなチップは、1つの欠陥で全体がだめになる確率が高いからです。
実際には欠陥は固まって発生することが多く、このモデルは大きなチップの歩留まりを悲観的に見積もる傾向があります。それでも「大きいほど不利」という傾向は変わりません 解説。これが、大きなチップを小さなチップ（チップレット）に分けて作り、後工程でつなぎ合わせる流れの理由の一つです（後工程シリーズの「チップレット」で扱っています）。
5. ウェハは、なぜ大きいほど得なのか
チップは、丸いウェハの上に四角く並べて作ります。ウェハが大きいほど、一度にたくさんのチップを作れます。
- ボッシュは、300 mmウェハの面積は200 mmウェハの約2.25倍だと説明しています [5] 事実。
- 信越化学工業は、300 mmウェハを世界で初めて商業生産し、あらゆる大きさのウェハで世界市場のリーダーであると説明しています [6] 事実。
丸いウェハに四角いチップを並べると、ふちの部分には欠けたチップができて捨てることになります。チップの取れ数（1枚あたりの総チップ数）は、よく次の近似式で見積もられます 解説。
取れ数 ≈ π（d／2）2 ／ S − π d ／ √（2S）d はウェハの直径、S はチップ1個の面積です。第1項が「ウェハの面積 ÷ チップの面積」、第2項が「ふちで失われる分」です。
計算してみましょう 本稿の計算。
| ウェハ | チップ 1 cm2 | チップ 6 cm2 |
|---|---|---|
| 200 mm | 約270個 | 約34個 |
| 300 mm | 約640個 | 約91個 |
面積は2.25倍ですが、1 cm2のチップの取れ数は約2.4倍になります。ウェハが大きいほど、ふちで失われる割合が相対的に小さくなるからです。大きなチップほど、この差は大きくなります（6 cm2では約2.7倍）。
前の節の歩留まりと組み合わせると、300 mmウェハ1枚から取れる良品は、1 cm2のチップで約580個、6 cm2のチップでは約50個しかありません 本稿の計算。大きな先端チップが高価になる理由が、この計算からも見えてきます。
図3は模式図です。円やマス目の描画寸法から比を測らず、面積とチップ数は本文の式・数値で比較してください。
6. 産業の地図 ― 誰が、どこを担っているのか
ここまでの流れは、1社がすべてを行うとは限りません。むしろ、工程ごとに専門の会社が分担するのが今の半導体産業の特徴です。
6つの役割
| 役割 | 何をするか | 代表的な企業の例 |
|---|---|---|
| IDM（垂直統合型） | 設計と製造の機能を自社に持つ（外部委託を併用する場合もある） | インテル、サムスン電子 [1] |
| ファブレス | 設計に特化し、製造は外部に委託する | クアルコム、NVIDIA、AMD [1] |
| ファウンドリ | 他社の設計したチップの製造（前工程）を請け負う | TSMC、GlobalFoundries、UMC [1] |
| OSAT | 後工程（組み立て・テスト）を請け負う | ASE |
| EDA・IP | 設計用のソフトウェアや、回路の部品（IP）を提供する | シノプシス、ケイデンス、Arm |
| 装置・材料 | 製造装置や、ウェハ・薬品・ガスなどの材料を供給する | ASML、アプライド マテリアルズ、ラムリサーチ、東京エレクトロン、KLA、信越化学工業、SUMCO など |
（企業の分類は、ASMLの解説ページ [1] によるものに、本稿で各社の公式資料から確認したものを加えています。）
たとえば、NVIDIAは年次報告書（10-K）で、ファブレスと製造委託の戦略をとり、ウェハの製造から組み立て・テストまでの全段階で外部の供給元と組んでいること、ファウンドリとしてTSMCやサムスン電子などを使っていることを説明しています [7] 事実。
お金の流れで見る ― どの役割が、どれだけの価値を生むか
SIA/BCGの2024年の報告書は、2022年の半導体産業の付加価値（その段階で新たに生まれた価値）を、役割ごとに次のように分けています [9] 事実。
| 役割 | 付加価値の割合（2022年） |
|---|---|
| 設計（ロジック 30%、メモリ 9%、ディスクリート・アナログ・光など 17%） | 合計 56% 本稿の計算 |
| ウェハ製造（前工程） | 19% |
| 製造装置 | 12% |
| 組み立て・パッケージング・テスト（後工程） | 6% |
| 材料 | 5% |
| EDA・コアIP | 3% |
（報告書の数字を足すと101%になります。四捨五入によるものです。）
設計が半分以上を占めるのは、設計に多額の研究開発費がかかり、そこで生まれる価値が大きいためです 解説。一方、前工程（ウェハ製造）は、巨額の設備投資が必要な部分です。TSMCは2026年1月、2026年の設備投資を520億〜560億ドルと見込むと発表しました [8] 事実。その後の決算説明会でこれを600億〜640億ドルに引き上げたと、台湾の通信社・中央通訊社が報じています [10]（二次情報）。
装置と材料 ― 前工程を支える土台
前工程の装置と材料の市場は、次のような規模です。
- SEMI（国際半導体製造装置材料協会）によると、2025年の世界の半導体製造装置の販売額は1,351億ドル（前年比＋15%）でした。地域別では中国本土が493億ドルで最大、次いで台湾が315億ドル（＋90%）、韓国が258億ドルです [11] 事実。
- 同じくSEMIによると、2025年の世界の半導体材料市場は732億ドル（＋6.8%）でした [12] 事実。
主な装置メーカーの直近の年間売上は次のとおりです（決算期が会社ごとに違う点に注意してください）。
| 企業 | 主な装置 | 決算期 | 売上 | 出典 |
|---|---|---|---|---|
| ASML（オランダ） | 露光装置 | 2025年12月期 | 327億ユーロ | [13] |
| アプライド マテリアルズ（米国） | 成膜・エッチングなど幅広く | 2025年10月期 | 283.7億ドル | [14] |
| ラムリサーチ（米国） | エッチング・成膜 | 2026年6月期 | 232.3億ドル | [15] |
| 東京エレクトロン（日本） | コータ・デベロッパ、成膜、エッチング、洗浄 | 2026年3月期 | 2兆4,435億円 | [16] |
| KLA（米国） | 検査・計測 | 2026年6月期 | 135.8億ドル | [17] |
売上の数字は各社の決算発表によります 事実。「主な装置」の列は本稿による整理です 解説。
日本の強み ― 装置と材料
経済産業省は、日本企業が半導体製造装置で米国に次ぐ約3割、主要な半導体部素材で約半分の世界シェアを持つと整理しています（OMDIAのデータ、2021年度実績）[3] 事実。同じ資料によると、装置では米国35%、日本31%、材料では日本48%です。ここでいう部素材は、ウェハ、レジスト、CMPスラリー、フォトマスク、ターゲット材、ボンディングワイヤなどです [3]。
一方で、露光装置の市場（2021年、金額ベース）はASMLが92.8%を占め、キヤノンが4.6%、ニコンが2.6%です [3] 事実。シリコンウェハでは、信越化学工業が世界市場のリーダー [6]、SUMCOが世界シェア2位 [18] と、それぞれ自社で説明しています 事実。
設計（EDA）の分野は米国企業が中心です。シノプシスの2025年10月期の売上は70.5億ドル [19]、ケイデンスの2025年12月期の売上は53.0億ドル [20] でした 事実。
7. 日本の新しい工場 ― JASMとRapidus
画像：Fensterblick. / Wikimedia Commons / CC BY-SA 3.0
日本では、政府の支援を受けて、新しい前工程の工場づくりが進んでいます。経済産業省の2026年6月の資料から整理します [21]。
JASM（熊本県菊陽町） ― 経済産業省の資料では、TSMCへの支援として整理されている先端ロジックの工場です [21] 事実。
| 工場 | 製造技術 | 生産能力（12インチ換算） | 状況 | 政府の支援 |
|---|---|---|---|---|
| 第1工場 | 22/28 nm、12/16 nm | 月5.5万枚 | 2024年12月に初回出荷 | 最大4,760億円 |
| 第2工場 | 当初12 nm・6 nm。2026年2月、TSMCが3 nmへの変更を提案 | 月4.8万枚 | 初回出荷は2027年10〜12月の計画 未確定／将来 | 最大7,320億円 |
経済産業省は、TSMC関連の支援として合計約1.2兆円を決定したとしています [21] 事実。
Rapidus（北海道・千歳） ― 2 nm世代の最先端ロジックの量産を目指す会社です。
- 2025年4月に、工場（IIM-1）に設置した装置で試作ライン（パイロットライン）の稼働を始め、4月1日にEUV露光装置で初めて露光しました [22] 事実。
- 2025年7月には、2 nm世代のGAAトランジスタの試作を始め、試作したウェハで電気特性を得始めたと発表しています [22] 事実。
- 量産の目標は2027年です [23] 未確定／将来。
- 経済産業省の資料によると、これまでの研究開発の委託は約2.4兆円で、これとは別に、情報処理推進機構（IPA）を通じた出資（2025年度1,000億円、2026年度1,500億円）があります [21] 事実。
海外でも、生産拠点を分散する動きが進んでいます。TSMCは2025年3月、米国への投資総額が1,650億ドルに達する見込みだと発表しました [24] 事実。SIA/BCGの2024年の報告書は、米国の世界の生産能力に占める割合が、2022年の10%から2032年に14%へ上がると予測しています [9] 未確定／将来。
8. まとめ ― このシリーズで、どこを見ていくか
この回で見た流れと、シリーズの各回の対応をまとめます。
| 流れ | 内容 | シリーズの回 |
|---|---|---|
| ウェハを作る | シリコンの精製、単結晶の引き上げ、ウェハの加工 | 第1部 |
| 前工程のループ | 洗浄、酸化、成膜、フォトリソグラフィ、エッチング、イオン注入、CMP、配線 | 第2部 |
| 品質を守る | 計測・検査、歩留まり、クリーンルーム | 第2部（計測と歩留まり） |
| 何を作るか | トランジスタ、メモリ、パワー半導体の構造 | 第3部 |
| 通しで見る | CMOSの工程を最初から最後まで、ファブの経済、後工程への受け渡し | 第4部 |
次回からは第1部「ウェハをつくる」に入ります。ケイ石（シリコンの原料となる鉱石）から、極めて純度の高いシリコンの単結晶ができるまでを、物理と化学から見ていきます。
9. 確認クイズ
チップができるまでの流れを、設計から出荷まで5つの段階で並べてください。
答えを見る
設計 → フォトマスク → 前工程 → ウェハテスト → 後工程（パッケージングと最終テスト）を経て、出荷されます（本文2章）。
SIA/BCGの報告書によると、前工程にかかる時間（サイクルタイム）は平均どれくらいでしょうか。
答えを見る
平均約12週間、先端品では14〜20週間です（本文2章）。
直径100 nmの粒子が空気中でなかなか落ちてこないのはなぜでしょうか。
答えを見る
ストークスの法則で、落ちる速さは直径の2乗に比例するためです。100 nmでは1時間に約2 mmしか落ちません。そのためクリーンルームでは、上から下へ空気を流し続けて粒子を押し流します（本文3章）。
欠陥密度が0.1個/cm²のとき、面積1 cm²と6 cm²のチップの歩留まりは、それぞれおよそ何%でしょうか。
答えを見る
Y = exp（−D₀A）より、約90%と約55%です（本文4章）。
300 mmウェハの面積は200 mmウェハの約2.25倍ですが、1 cm²のチップの取れ数はそれ以上（約2.4倍）になります。なぜでしょうか。
答えを見る
ウェハが大きいほど、ふちで欠けて捨てるチップの割合が相対的に小さくなるからです（本文5章）。
ファブレスとファウンドリの違いを説明してください。
答えを見る
ファブレスは設計に特化して製造を外部に委託する会社、ファウンドリは他社の設計したチップの製造を請け負う会社です（本文6章）。
経済産業省の資料で、日本企業の世界シェアが約半分とされているのは、装置と部素材のどちらでしょうか。
答えを見る
主要な半導体部素材です（約半分、48%）。製造装置は米国に次ぐ約3割（31%）です（本文6章）。
10. 用語集
- EDA
- 電子設計自動化。回路の設計・検証・レイアウトを行うためのソフトウェア。
- IP（設計資産）
- 他社が設計した、再利用できる回路の部品。CPUコアなど。
- レイアウト
- 回路を、層ごとの図形（チップ上の模様）に変換した設計データ。
- テープアウト
- 設計を完了し、レイアウトのデータを製造側に渡すこと。
- フォトマスク
- 回路の模様を転写する原版。透過型のほか、EUV用の反射型がある。
- 前工程
- ウェハの上にトランジスタと配線を作る工程。
- 後工程
- ウェハをチップに切り分け、パッケージに収め、検査する工程。
- 成膜
- ウェハの表面に薄い膜をつける工程。
- フォトリソグラフィ
- 光でマスクの模様をレジストに写す工程。
- レジスト
- 光が当たると性質が変わる樹脂。模様を写すために使う。
- エッチング
- 不要な部分の膜を削り取る工程。
- イオン注入
- 不純物をイオンにして加速し、ウェハに打ち込む工程。
- CMP
- 化学機械研磨。化学反応と機械的な研磨で表面を平らにする工程。
- サイクルタイム
- ウェハが工場に投入されてから前工程を終えるまでの時間。
- ウェハテスト
- チップに切り分ける前に、プローブの針を当てて電気的に検査すること。
- プローブカード
- ウェハテストで使う、細い針が並んだ部品。
- クリーンルーム
- 空気中の粒子を極めて少なく保った部屋。
- ISO 14644-1
- クリーンルームの清浄度の等級を定めた国際規格。
- ストークスの法則
- 粘性のある流体の中を小さな球がゆっくり動くときの抵抗の法則。
- FOUP
- 工場内でウェハを密閉して運ぶ容器。
- FOSB
- ウェハを工場間で出荷するための容器。
- 歩留まり
- 作ったチップのうち良品の割合。
- 欠陥密度
- 単位面積あたりの致命的な欠陥の数。
- ポアソン分布
- ランダムに起きる出来事が、ある範囲に何回起きるかを表す確率分布。
- チップレット
- 大きなチップの機能を複数の小さなチップに分け、後工程でつなぎ合わせる方式。
- 取れ数
- 1枚のウェハから取れるチップの数。
- IDM
- 垂直統合型の半導体メーカー。設計から製造まで自社で行う。
- ファブレス
- 工場を持たず、設計に特化する半導体企業。
- ファウンドリ
- 他社の設計したチップの製造を請け負う企業。
- OSAT
- 後工程（組み立て・テスト）を請け負う企業。
- 付加価値
- その段階で新たに生み出された価値。
- 設備投資
- 工場や製造装置など、生産のための設備にかける投資。
- SEMI
- 半導体の製造装置・材料の業界団体。市場統計も公表する。
- 露光装置
- マスクの模様をウェハのレジストに焼き付ける装置。ステッパー、スキャナーなど。
- EUV
- 極端紫外線。波長13.5 nmの光で、最先端の露光に使う。
- 部素材
- 半導体の製造に使う材料。ウェハ、レジスト、スラリー、ガスなど。
- JASM
- TSMCを中心に熊本に設立された半導体製造会社。
- Rapidus
- 2 nm世代の最先端ロジックの量産を目指す日本の会社。
- パイロットライン
- 量産の前に、製造技術を確立するための試作ライン。
11. 参考資料（一次情報）
- ASML「How microchips are made」 — 資料を開く
- SIA／BCG「Strengthening the Global Semiconductor Supply Chain in an Uncertain Era（2021年4月）」 — 資料を開く
- 経済産業省 商務情報政策局「半導体・デジタル産業戦略について（令和5年7月）」 — 資料を開く
- MIT OpenCourseWare「2.830J Control of Manufacturing Processes, Lecture 10（Yield）」 — 資料を開く
- Bosch Semiconductors「Glossary: Wafer」 — 資料を開く
- 信越化学工業「IR FAQ」 — 資料を開く
- NVIDIA（米国SEC提出資料）「Form 10-K（2026年1月期）」 — 資料を開く
- TSMC「TSMC Reports Fourth Quarter EPS of NT$19.50（2026年1月15日）」 — 資料を開く
- SIA／BCG「Emerging Resilience in the Semiconductor Supply Chain（2024年5月）」 — 資料を開く
- Focus Taiwan（中央通訊社）「TSMCの2026年設備投資計画に関する報道（2026年10月15日）」 — 資料を開く
- SEMI（PR Newswire配信）「2025年の世界半導体製造装置販売額（2026年4月8日）」 — 資料を開く
- SEMI（PR Newswire配信）「2025年の世界半導体材料市場（2026年5月12日）」 — 資料を開く
- ASML「Q4 and full-year 2025 financial results（2026年1月28日）」 — 資料を開く
- Applied Materials（Nasdaq掲載の発表文）「Fourth Quarter and Fiscal Year 2025 Results（2025年11月13日）」 — 資料を開く
- Lam Research「Financial Results for the Quarter Ended June 28, 2026（2026年7月29日）」 — 資料を開く
- 東京エレクトロン「2026年3月期 決算短信（英文、2026年4月30日）」 — 資料を開く
- KLA「Fiscal 2026 Fourth Quarter and Full Year Results（2026年7月28日）」 — 資料を開く
- SUMCO「企業サイト（英語トップページ）」 — 資料を開く
- Synopsys「Financial Results for Fourth Quarter and Fiscal Year 2025（2025年12月10日）」 — 資料を開く
- Cadence「Fourth Quarter and Fiscal Year 2025 Financial Results（2026年2月17日）」 — 資料を開く
- 経済産業省「半導体政策の動向と今後の方向性について（令和8年6月9日）」 — 資料を開く
- Rapidus「Prototyping of leading-edge 2nm GAA transistors（2025年7月18日）」 — 資料を開く
- Rapidus「NEDO approves Rapidus FY2026 plan and budget（2026年4月11日）」 — 資料を開く
- TSMC「TSMC Intends to Expand Its Investment in the United States to US$165 Billion（2025年3月4日）」 — 資料を開く
12. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| 現代のチップは最大100層、ナノメートルの精度で重ね合わせる | ASML [1]（"Modern chips can have up to 100 layers"） | 事実 |
| 多くのチップメーカーがISOクラス1、100〜200 nmの粒子が10個以下、外気の約1万倍きれい（ASMLの説明） | ASML [1] | 事実 |
| IDM（インテル、サムスン）、ファブレス（クアルコム、NVIDIA、AMD）、ファウンドリ（TSMC、GlobalFoundries、UMC）の分類 | ASML [1] | 事実 |
| 400〜1,400工程、サイクルタイム平均約12週間・先端品14〜20週間、都市の空気は0.5 µm以上の粒子が3,500万個/m³でクリーンルームはゼロ | SIA/BCG 2021 [2]（p.16） | 事実 |
| 1,000以上の工程、極めて高いクリーン度 | 経済産業省 2023 [3]（p.6） | 事実 |
| 装置で米国35%・日本31%、部素材で日本48%（OMDIA、2021年度）、部素材の範囲 | 経済産業省 2023 [3]（p.6） | 事実 |
| 露光装置の市場シェア ASML 92.8%、キヤノン 4.6%、ニコン 2.6%（2021年） | 経済産業省 2023 [3]（p.7） | 事実 |
| ポアソン歩留まりモデル、D₀＝単位面積あたりの平均欠陥数 | MIT OCW [4] | 事実 |
| 300 mmウェハは200 mmの約2.25倍の面積 | Bosch [5] | 事実 |
| 信越化学工業が300 mmウェハを世界で初めて商業生産、全サイズで世界市場のリーダー | 信越化学工業 [6] | 事実 |
| NVIDIAがファブレスと製造委託の戦略、全段階で供給元と協力、TSMC・サムスンなどのファウンドリを利用 | NVIDIA 10-K [7]（"We utilize a fabless and contracting manufacturing strategy"） | 事実 |
| TSMCの2026年の設備投資見通し520億〜560億ドル（2026年1月15日） | TSMC [8]（"expects the 2026 capital budget to be between US$52 billion and US$56 billion"） | 事実 |
| 2022年の付加価値の割合（ロジック30、メモリ9、DAO17、ウェハ製造19、装置12、ATP6、材料5、EDA・IP3）、米国の生産能力シェア 10%→14%（2032年予測） | SIA/BCG 2024 [9] | 事実／予測は未確定／将来 |
| TSMCが2026年の設備投資を600億〜640億ドルに引き上げ | 中央通訊社の報道 [10] | 二次情報 |
| 2025年の製造装置販売額1,351億ドル（＋15%）、中国493億・台湾315億・韓国258億ドル | SEMI [11] | 事実 |
| 2025年の材料市場732億ドル（＋6.8%） | SEMI [12] | 事実 |
| ASML 327億ユーロ、AMAT 283.7億ドル、Lam 232.3億ドル、TEL 2兆4,435億円、KLA 135.8億ドル | 各社の決算発表 [13–17] | 事実 |
| SUMCOが世界シェア2位 | SUMCO [18]（"Global share No.2"） | 事実 |
| シノプシス70.5億ドル、ケイデンス53.0億ドル | 各社の決算発表 [19][20] | 事実 |
| JASM第1・第2工場の技術・能力・初回出荷・支援額、第2工場の3 nmへの変更提案、TSMC関連の支援合計約1.2兆円、Rapidusの研究開発委託約2.4兆円とIPA出資（2025年度1,000億円、2026年度1,500億円） | 経済産業省 2026 [21]（p.15–17） | 事実／計画は未確定／将来 |
| Rapidusが2025年4月にパイロットライン稼働・4月1日に初のEUV露光、2025年7月にGAAの試作開始と電気特性の取得開始、千歳のIIM-1、量産目標2027年 | Rapidus [22][23]（"mass production targeted for 2027"） | 事実／目標は未確定／将来 |
| TSMCの米国投資総額1,650億ドルの見込み | TSMC [24] | 未確定／将来 |
| 粒子の落下速度（1 µmで約22 cm/時、0.1 µmで約2 mm/時）、歩留まり（約90%・約55%）、取れ数（200 mm：約270・約34個、300 mm：約640・約91個）、良品数（約580・約50個）、設計の付加価値合計56% | 上記の出典値と、本文に明記した前提・式による計算 | 本稿の計算 |
| テープアウト、マスクによる大量複製、ウェハテストで不良を除く理由、クリーンルームの気流と人の発塵、取れ数の近似式、設計の付加価値が大きい理由、各社の主な装置 | 一般的な原理と業界の一般的な整理 | 解説 |
最終更新：2026年10月31日／製造の流れはSIA（米国半導体工業会）とボストン コンサルティング グループの共同報告書・ASML・経済産業省、市場と業績は各団体・各社の公式発表、日本の動向は経済産業省とRapidusの公式資料を出典としています。物理の一般原理の説明と、本稿の計算・推測は、本文中のタグで区別しています。図はImage Genで作成した学習用の概念図です。寸法・工程順序・描かれたチップ数などは模式的に示しています。写真はWikimedia Commonsの自由ライセンス画像で、各キャプションに作者とライセンスを記載しています。