1. AIと半導体設計・製造とは（3行でつかむ）

• 設計では「探索」と「支援」：配置配線や設計パラメータの探索を、強化学習などで自動化する（Synopsys DSO.ai、Cadence Cerebrus、Google の AlphaChip）、設計文書・スクリプト・ログ解析を言語モデルで支援する（NVIDIA の ChipNeMo）、の2系統があります事実［参考資料3］［参考資料6］［参考資料7］［参考資料8］
• 製造では「欠陥」と「データ」：Applied Materials は、光学検査の大量の信号から歩留まりに効く欠陥を、電子ビーム観察の少量のサンプルとAIで見分ける技術を公表しています事実［参考資料10］。NVIDIA は2026年5月31日に、TSMC が計算リソグラフィ（cuLitho）などを使っていると発表し、工場のデジタルツイン（FabTwin）は「探索中」としています事実［参考資料13］
• 評価が割れるものがあります：AlphaChip の配置の成果は、Nature の論文と、それを再評価した ISPD 2023 の論文と、双方の反論が併存しています（第3章）事実。本稿は結論を出さず、双方の主張と、確認できなかった点を示します

2. チップ設計の流れと、AIの入る場所 ― 区分をつけて

チップの設計は、仕様、RTL（回路の記述）、論理合成、フロアプランと配置、配線、検証とサインオフ、製造データの作成（テープアウト）という流れで進みます（本稿の整理）。AIが入る場所と、公式資料で確認できる状況を次の図と表に整理します。「実運用」は企業が顧客や自社の実チップでの利用を公表しているもの、「社内利用の報告」は企業が自社内での評価・利用を報告したもの、「研究・評価」は論文や評価で議論が続くものです。

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3. 配置・設計空間の探索 ― 企業の報告と、AlphaChip をめぐる議論

設計空間の探索。Synopsys は2023年2月7日に、DSO.ai（Design Space Optimization AI）を使った商用のテープアウトが100件に達したと発表しています（同社の発表）。DSO.ai は強化学習で、広い解の空間から、消費電力・性能・面積（PPA）のよい解を自律的に探すとされます。同じ発表は、STMicroelectronics が Azure 上の DSO.ai で PPA 探索の生産性が3倍超になったこと、SK hynix が最先端のプロセスでダイ面積を最大5%小さくしたことを、顧客の引用として載せています事実［参考資料6］。Cadence は2022年6月9日の発表で、Cerebrus（強化学習のエンジン）を MediaTek と Renesas が量産フローに採用したと述べ、MediaTek は SoC のブロックでダイ面積5%縮小・消費電力6%超の削減、Renesas は先端ノードのCPU設計で総負のスラック（TNS）が75%改善と述べています（いずれも顧客の引用）事実［参考資料7］。

これらは企業の発表と顧客の引用で、比較の基準（人手の設計か、旧版のツールか）、対象のブロック、プロセス、測り方は発表ごとに異なります。本稿は、倍率や削減率を並べて優劣をつけません。

配置（マクロ配置）への強化学習と、評価の議論。Google の Mirhoseini らは、チップの配置を強化学習の問題として扱い、「6時間未満で、最新のアクセラレータのネットリストに対して、超人的または同等の配置を作れる。既存のベースラインは人間の専門家が介在し数週間かかる」と報告しました（2020年のプレプリント、2021年に Nature で刊行）事実［参考資料1］。2024年9月26日の Nature の追補と、Google DeepMind の公式ブログは、この手法を AlphaChip と呼び、公開した事前学習のチェックポイントとともに、TPU の複数世代、Axion プロセッサ、MediaTek などでの利用を述べています（同社の説明。ブログには独立した批判は含まれていません）事実［参考資料2］［参考資料3］。

すべて事実（各文書の著者の記述の整理。どちらの主張が正しいかは本稿では判断しません）。ISPD 2023 の論文の正式な書誌は DOI 10.1145/3569052.3578926（Assessment of Reinforcement Learning for Macro Placement）、更新版が arXiv 2302.11014［4］です。

4. 言語モデルによる設計支援 ― ChipNeMo と、評価の物差し

NVIDIA の ChipNeMo は、市販や公開の汎用モデルをそのまま使う代わりに、チップ設計向けにドメイン適応（専用のトークナイザー、継続事前学習、指示への調整、検索モデルの適応）した言語モデルです。評価した3つの用途は、エンジニア向けの質問応答チャット、EDAスクリプトの生成、不具合の要約と分析で、著者らは最大の ChipNeMo-70B が、うち2つの用途で GPT-4 を上回り、残る1つでも競合する性能だったと報告しています（NVIDIA が自社の用途で、自社で評価した結果）事実［参考資料8］。社内利用の報告であり、第三者の再現や、量産チップの成果の数字は確認できませんでした。

公開の評価の物差しとしては、VerilogEval が、Verilog（ハードウェア記述言語）のコード生成を評価する枠組みで、Verilog の学習サイト HDLBits の156問からなり、生成したコードをシミュレーションの出力と正解を比べて機能の正しさを自動で確かめます事実［参考資料9］。これは小さな回路の課題が中心で、数百万ゲート規模の実設計の品質を示すものではありません（本記事による注意）。

5. 製造：欠陥検査と歩留まり解析 ― 光学検査の「ノイズ」から歩留まりに効く欠陥を選ぶ

Applied Materials は2021年3月16日の発表で、プロセス制御へのビッグデータとAIの活用を発表しました。光学のウェーハ検査装置（Enlight）が大量に出す信号の中から、歩留まりに効く欠陥と、ノイズ（問題のない信号）を見分けるのが難しい、という課題に対し、ExtractAI は、光学検査の大量のデータと、電子ビームで個々の欠陥を観察して分類する装置（SEMVision）をリアルタイムでつなぎ、サンプルの0.001倍だけを電子ビームで観察して、ウェーハマップ上のすべての欠陥候補を分類できる、と述べています。さらに、AIは量産中に新しい欠陥に適応し、スキャンするウェーハが増えるほど性能が上がる、とも述べています（同社の主張。独立した検証は確認できていません）事実［参考資料10］。

歩留まり解析のためのウェーハマップの分類は、研究でも広く扱われています。Wu らの IEEE Transactions on Semiconductor Manufacturing の論文（2015）は、大規模なウェーハマップの故障パターンの認識と類似検索を扱い、ここで使われたデータは WM-811K と呼ばれて、その後の多くの研究で標準的に使われています（後続の研究の記述による。原論文の本文は未確認）事実［参考資料11］。ただし、公開データは特定の製造環境の特定の時期のものであり、自社の工程に当てはまるかは別に確認が必要です（本記事による注意）。

6. 計算リソグラフィとデジタルツイン ― 実運用と「探索中」を分ける

マスクのパターンを、ウェーハ上で狙いどおりの形になるよう補正する計算（計算リソグラフィ）は、膨大な計算を要します。NVIDIA は2024年3月18日の発表で、cuLitho により、この計算が40〜60倍に加速される（共同の試験で、曲線形状のフローで45倍、従来の直線形状のフローでほぼ60倍）、350台の H100 システムが4万台の CPU システムを置き換えうる、TSMC のC.C. Wei CEO が「cuLitho を TSMC の量産に移している」と述べた、としています（NVIDIA の発表と引用された幹部の発言）事実［参考資料12］。

2026年5月31日（GTC Taipei）の NVIDIA の発表は、TSMC が cuLitho を使っていること、cuLitho が CPU による従来の計算リソグラフィに比べて、費用対効果または所要時間を20〜50%改善すること（出所となる条件の記載はなし）、cuEST（化学シミュレーション）が半導体材料の設計向けに平均50倍速いこと、プロセス制御に cuML、検査に Metropolis・TAO Toolkit、工場のスケジューリングに H200 を使っていることを述べています。一方、仮想の工場環境「FabTwin」（Omniverse のライブラリを使ったデジタルツイン）は、「探索している（exploring）」段階と記しています（NVIDIA の発表。独立の検証は確認できていません）事実［参考資料13］。2024年の「40〜60倍」と2026年の「20〜50%」は、比べる対象・指標が異なり、同じ数字の更新ではありません。

デジタルツインの用語と枠組みについては、国際規格 ISO 23247-1:2021「Automation systems and integration — Digital twin framework for manufacturing — Part 1: Overview and general principles」が、製造向けのデジタルツインの枠組みの概要・一般原則として、用語と定義、要求事項を定めています（ISO のページで題名・版・状態を確認。本文は未確認）事実［参考資料15］。リソグラフィそのもの（EUV、マスク、レジスト）は本シリーズ「リソグラフィとEUV」編、エッチングは「エッチング」編で詳しく扱います。

第2列は NVIDIA の発表（2024年3月18日、2026年5月31日）の記述の整理で、独立した検証は確認できていません。TSMC 自身の公式の発表の確認は、本稿では行っていません。

7. 工場のデータと標準 ― 国際半導体製造装置材料協会（SEMI） の通信・データ収集・サイバーの標準

SEMI の「スマート製造」のページは、現代の工場は何百ものセンサーから絶え間なくデータを集め、歩留まりの向上・欠陥の抑制・生産性の向上に使っている、と述べ、その基盤となる標準を一覧にしています事実［参考資料14］。AIが使うデータの流れは、装置の通信（SECS-I・SECS-II・HSMS、GEM）、装置のデータ収集（EDA：Interface A）、工程制御、データ品質、サイバーセキュリティの標準の上に載っています。確認日 2026年10月15日の一覧では、次の版が示されています事実［参考資料14］。

第2列は SEMI の標準一覧ページの記載（番号・版・題名）。第3列は本稿の整理で、標準の本文は有料のため確認しておらず、要求事項を推測していません。

8. 本稿の計算：ダイ面積を5%小さくすると、歩留まりと取れる数はどう変わるか

設計のAIの成果として、Synopsys の発表は SK hynix の「ダイ面積を最大5%小さくした」を、Cadence の発表は MediaTek の「ダイ面積5%縮小」を、顧客の引用として載せています事実［参考資料6］［参考資料7］。ダイが小さくなると、(1) 1枚のウェーハから取れるダイの数が増え、(2) 欠陥が1個のダイに入る確率が下がって歩留まりが上がります。単純なモデルで、その大きさを試算します。

9. 限界と、確認できなかったこと

• 独立した検証：Synopsys・Cadence・Applied Materials・NVIDIA の数値（3倍、5%、0.001X、40〜60倍、20〜50%など）は、企業の発表と顧客・幹部の引用で、独立の検証を確認できませんでした。TSMC 自身の公式の発表は確認していません
• AlphaChip の評価：Nature の論文、追補、ISPD 2023 の評価、双方の反論が併存し、本稿は結論を出していません。論文の本文（Nature）は確認しておらず、プレプリントの要旨、追補の書誌、DeepMind のブログ、ISPD の要旨、反論の要旨を読んだ範囲です
• 実運用の範囲：どのチップのどの設計でAIツールが使われ、どの割合を占めるかは、公式資料では確認できませんでした。テープアウトの件数（Synopsys の100件、2023年2月）は、2023年の値で、最新の件数は確認できていません
• 標準の本文：SEMI の各標準、ISO 23247-1、ISO/IEC TS 4213:2022 などは、番号・題名・版（または状態）の確認にとどまり、本文は有料で未確認です。要求事項を推測していません
• 扱っていない分野：リソグラフィ（EUV）、エッチング、成膜、洗浄・CMP、後工程（パッケージ）の個別のAI活用は、本シリーズの別編で扱います。アナログ・RF設計、DFT・テストのAI、EDAの形式検証へのAIは、本稿では詳しく扱っていません

10. 評価・標準の読み方

設計のAIは、(1) PPA（消費電力・性能・面積）とテープアウトまでの時間、(2) 比較の基準（人手の設計・旧版のツール・別のアルゴリズム）、(3) 再現性（同じ条件で別の主体が再現できるか）、で評価し、製造のAIは、(1) 検出・分類の精度（見逃しと誤報）、(2) 歩留まりやサイクルタイムへの効果、(3) データの質と標準、で評価します。業界全体の合意された「AI設計のベンチマーク」は、本稿の調査では確認できず、各社の自己報告、公開データを用いた研究の評価、規格・標準の3つを組み合わせて読むことになります。

区分タグは各セルに付けています。SEMI・ISO のページは2026年10月15日にブラウザで確認しました。表の整理は本稿によるものです。

読み方の注意は3つです。

• 誰の報告か：企業の発表と顧客・幹部の引用は、独立の検証ではありません。評価の議論がある成果（AlphaChip）は、双方の主張を読み、再現の条件（事前学習・計算資源・収束）を確認します
• 何と比べたか：人手の設計、旧版のツール、別のアルゴリズム、CPU の計算など、比較の基準が違う倍率は別の数字です。2024年の「40〜60倍」と2026年の「20〜50%」のように、指標が違えば更新ではありません
• 標準は「データと通信」が中心：SEMI の標準は装置・工場のデータ・通信・安全を、ISO 23247 はデジタルツインの枠組みを扱い、AIの成果の合否は定めません。標準は「要求」か「推奨」かを本文で確認する必要がありますが、本稿は本文を未確認です

11. 用語集

12. 参考資料（一次情報）

1. Mirhoseini A. ほか（Google） "A graph placement methodology for fast chip design", Nature (2021), DOI 10.1038/s41586-021-03544-w。プレプリント "Chip Placement with Deep Reinforcement Learning", arXiv 2004.10746（6時間未満・超人的または同等という記述） — arxiv.org/abs/2004.10746
2. Nature "Addendum: A graph placement methodology for fast chip design", Nature (2024年9月26日), DOI 10.1038/s41586-024-08032-5（書誌の確認のみ） — doi.org/10.1038/s41586-024-08032-5
3. Goldie A., Mirhoseini A.（Google DeepMind） "How AlphaChip transformed computer chip design", Google DeepMind ブログ (2024年9月26日)（TPU の複数世代、Axion、MediaTek、事前学習チェックポイントの公開） — deepmind.google/blog/how-alphachip-transformed-computer-c...
4. Cheng C.-K. ほか "Assessment of Reinforcement Learning for Macro Placement", ISPD 2023, DOI 10.1145/3569052.3578926。更新版 "An Updated Assessment of Reinforcement Learning for Macro Placement", arXiv 2302.11014 — arxiv.org/abs/2302.11014
5. Goldie A. ほか "That Chip Has Sailed: A Critique of Unfounded Skepticism Around AI for Chip Design", arXiv 2411.10053 (2024) — arxiv.org/abs/2411.10053
6. Synopsys "AI-designed Chips Reach Scale with First 100 Commercial Tape-outs Using Synopsys Technology"（2023年2月7日。DSO.ai、STMicroelectronics・SK hynix の引用） — news.synopsys.com/2023-02-07-AI-designed-Chips-Reach-Scal...
7. Cadence "Cadence Cerebrus AI-Based Solution Delivers Transformative Results on Next-Generation Customer Designs"（2022年6月9日。MediaTek・Renesas の引用） — cadence.com/en_US/home/company/newsroom/press-releases/pr...
8. Liu M. ほか（NVIDIA） "ChipNeMo: Domain-Adapted LLMs for Chip Design", arXiv 2311.00176 (2023) — arxiv.org/abs/2311.00176
9. Liu M. ほか（NVIDIA） "VerilogEval: Evaluating Large Language Models for Verilog Code Generation", arXiv 2309.07544 (2023) — arxiv.org/abs/2309.07544
10. Applied Materials "Applied Materials Introduces New Playbook for Process Control Based on Big Data and AI"（2021年3月16日。Enlight、ExtractAI、SEMVision） — ir.appliedmaterials.com/news-releases/news-release-detail...
11. Wu M.-J. ほか "Wafer Map Failure Pattern Recognition and Similarity Ranking for Large-Scale Data Sets", IEEE Trans. Semiconductor Manufacturing 28(1) (2015), DOI 10.1109/TSM.2014.2364237（書誌を Crossref で確認。本文は未確認） — doi.org/10.1109/TSM.2014.2364237
12. NVIDIA "NVIDIA cuLitho Accelerates Semiconductor Manufacturing's Most Compute-Intensive Workload by 40-60x" / "TSMC and Synopsys Bring Breakthrough NVIDIA Computational Lithography Platform to Production"（2024年3月18日） — nvidianews.nvidia.com/news/tsmc-synopsys-nvidia-culitho
13. NVIDIA "NVIDIA and TSMC Bring AI Into Fabs to Advance Semiconductor Design and Manufacturing"（2026年5月31日、GTC Taipei。cuLitho 20〜50%、cuEST、FabTwin は探索中） — nvidianews.nvidia.com/news/nvidia-and-tsmc-bring-ai-into-...
14. SEMI "SEMI Smart Manufacturing Standards"（SECS/GEM、EDA、データ品質、サイバーなどの標準の番号・版・題名の一覧／確認日 2026年10月15日） — semi.org/en/industry-groups/smart-manufacturing/standards
15. ISO "ISO 23247-1:2021 Automation systems and integration — Digital twin framework for manufacturing — Part 1: Overview and general principles"（第1版、2021年10月。ISO/TC 184/SC 4） — iso.org/standard/75066.html
16. ISO/IEC JTC 1/SC 42 SC 42「Artificial intelligence」の規格一覧（ISO/IEC TS 4213:2022、TS 25058:2024、5259 シリーズなど／確認日 2026年10月15日） — iso.org/committee/6794475/x/catalogue/p/1/u/0/w/0/d/0

13. 主張と出典の対応表（監査）

最終更新：2026年10月15日／出典は一次情報（Nature の書誌、Google DeepMind・Synopsys・Cadence・Applied Materials・NVIDIA の公式発表、論文、SEMI と ISO の公式ページ）に限定しています。企業の数値の独立した検証、AlphaChip 評価の結論、実運用の範囲、標準の本文については、確認できなかったため記載していません。企業の構想・探索中の取り組みは「未確定／将来」です。図2・5はベクター作図、図4は本稿の計算を含む作図、図1と図6はAI生成イメージ（枠のみ）です。