TECHNOLOGY EXPLAINER
EMIBとEMIB-T
― 基板に埋めたシリコン片に、電源の通り道が加わった
EMIB（Embedded Multi-die Interconnect Bridge）は、有機基板の空洞に小さなシリコンブリッジを埋め、 隣り合うチップを細かい配線でつなぐIntelのパッケージ技術です。Intelは2017年から量産していると説明しています。 EMIB-Tは、そのブリッジにTSV（シリコン貫通ビア）を加え、電源をブリッジの真下から通せるようにした発展形です。 この記事では、Intelの発表・学会論文・公開特許で確認できたことと、確認できなかったことを分けて整理します。
- EMIBとEMIB-Tとは何か（3行でつかむ）
- いつ、何が最初か ― 構想から現在まで
- 構造 ― 基板に埋めて、上から取り出す
- EMIB-T ― ブリッジにTSVを通す理由
- 基板に埋め込む工程と、材料の課題
- 素材技術者の視点：基板側に移った難しさ
- どこまで大きくなるのか ― レチクルの倍数
- 本稿の計算：HBM4とHBM4Eの帯域
- Foveros、EMIB 3.5Dなど、Intelの他の技術との関係
- 外部への提供（Intel Foundry）の状況
- 確認できなかったこと
- 用語集／参考資料／出典対応表
事実＝公表資料（企業の発表、学会論文、公開特許）に記載のある内容（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝計画・目標であり、実績が確認できていない事項
このほか、構造の整理や材料設計上の読み取りは「解説」として区別しています。
報道だけに出ている顧客名・量産時期・歩留まりの数字は、本稿では使っていません。
1. EMIBとEMIB-Tとは何か（3行でつかむ）
EMIBは「基板の空洞に小さなシリコンブリッジを埋め込み、隣り合うチップの向かい合う辺だけを細かい配線でつなぐ」技術です。 EMIB-Tは、そのブリッジにTSVを加えたものです。
- EMIBとは：Intelは「基板に埋め込んだブリッジを用いる業界初の2.5D相互接続ソリューション」と位置づけ、ブリッジは基板の空洞に置かれて接着剤で固定され、その上に絶縁層と金属のビルドアップ層が追加される、と説明しています［参考資料1］事実
- EMIB-Tとは：HBMの普及で、ノイズの少ない縦方向の電源供給の必要性が高まったことに応え、Intel FoundryがEMIB-TでTSVを追加した、と説明しています［参考資料1］。Intelの学会発表は、パッケージ底面からASICとHBMへ、ブリッジを貫く直接の給電経路を作る技術と述べています［参考資料18］事実
- 現在地：EMIBは2017年から量産［参考資料1・2］事実。EMIB-Tは2025年4月に新しい提供技術として発表され［参考資料5］、2026年の学会発表は「第1世代」の初期開発段階の評価を報告しています［参考資料18］事実。EMIB-Tの量産開始を示す一次情報は、本稿の調査では確認できませんでした。未確定／将来
EMIB＝Embedded Multi-die Interconnect Bridge［参考資料1］。2013年に出願されたIntelの特許では、Embedded Interconnect Bridge（EmIB）という呼び方も使われています［参考資料20］事実。
EMIB-M＝ブリッジにMIM（金属／絶縁体／金属）キャパシタを組み込み、電源供給を強化したもの［参考資料1］事実。
EMIB-T＝ブリッジにTSVを加えたもの。2026年のECTC論文は「Embedded multi-die interconnect bridge with through-silicon vias」と表記し［参考資料16・17］、Intel Foundryのブログは「Embedded Multi-die Interconnect Bridge-T」と書いています［参考資料3］。Intel Foundryのブログによれば、EMIB-TはTSVに加えてMIMキャパシタも備えます［参考資料4］事実。
EMIB 3.5D＝EMIBとFoverosを1つのパッケージで組み合わせた構成［参考資料1・2］事実。
EMIBの基本（全面シリコンインターポーザとの違い、ブリッジの上だけ細かくするバンプピッチ、組立フロー、EMIB-MとEMIB-Tの存在）は、本シリーズ「ブリッジ」編で扱いました。 この記事は重なる説明を繰り返さず、次の点に集中します。
- 導入の経緯と、EMIBが製品に入っていった順番
- EMIB-Tで何が変わったか（TSVによる電源の通り道、公表されている仕様）
- ブリッジを基板に埋め込む工程の材料課題（空洞の形成、接着、ビルドアップ、熱膨張差、反り）
- Foveros、EMIB 3.5Dなど、Intelの他の技術との関係と、外部への提供の状況
全面シリコンのインターポーザは「インターポーザ」編・「CoWoS」編（CoWoS-L）、TSVの作り方は「TSV」編、チップレット全般は「チップレット」編、基板の積層は「パッケージ基板」編・「ビルドアップフィルム」編、材料の膨張差は「熱膨張係数」編、将来の基板材料は「ガラス基板」編で詳しく扱います。
2. いつ、何が最初か ― 構想から現在まで
EMIBの開発者として知られるIntelのRavi Mahajan氏は、2026年5月のIntelのインタビューで、経緯をこう語っています。 2000年代初頭に、パッケージ側にも「スケーリングの道筋」があるかを問い、配線密度（interconnect density）が限界だと考えて、シリコンをパッケージに直接入れる発想を探った。 2013年までに、EMIBを製品プログラムに入れられる確信を得て、翌2014年に公開した、という内容です［参考資料6］事実。 同氏は、この技術には材料、応力管理、製造の難題を解く必要があった、とも述べています［参考資料6］事実。
| 時期 | 公表内容 | 区分 |
|---|---|---|
| 2013〜2014年 | 開発者の説明では、2013年に製品プログラムへ入れる確信を得て、翌2014年に公開［参考資料6］ | 事実 |
| 2015年6月8日 | Alteraが、Stratix 10の初期のデバイスでEMIBを使い、高速トランシーバーとプロトコルのタイルをモノリシックなコア論理につなぐと発表。同社は、EMIBをインターポーザ方式と比べて「性能が高く、複雑さが低く、低コストで、信号品質が高い」と述べた（当時は予告）［参考資料10］ | 事実 |
| 2016年5月 | Mahajanらが、EMIBの構造・組立工程・帯域の概要をECTC 2016で発表。TSVを要しないこと、レチクル限界を超える面積に多数の大型ダイを載せられることを利点に挙げた［参考資料13］ | 事実 |
| 2017年11月6日 | IntelがCoreプロセッサ、HBM2、AMD製のカスタムGPUを1つのパッケージに載せた新製品を発表。EMIBを「この製品が、EMIBを使う最初の消費者向け製品」と説明［参考資料9］ | 事実 |
| 2017年〜 | Intelは、EMIBを「2017年から量産」と記載（Intelのシリコンと外部のシリコンの両方）［参考資料1・2］ | 事実 |
| 2019年10月 | Mahajanらが、FPGAとHBM2、グラフィックスダイとHBM2などの実装例を示し、配線密度を500〜1000 I/O/mmの範囲と記述（TCPMT論文）［参考資料14］ | 事実 |
| 2021年8月19日 | Architecture Day 2021で、Sapphire Rapidsは「EMIBを活用したタイル構成のSoC」、Ponte VecchioはEMIBタイルでタイル間を接続、と説明［参考資料11］ | 事実 |
| 2024年6月（資料の作成日） | Intelの品質・信頼性の技術文書が、第2世代のEMIBでバンプピッチを55 µmから45 µmへ縮めたと記載［参考資料12］ | 事実 |
| 2025年4月29日 | Intel Foundry Direct Connectで、新しい先端パッケージの提供技術としてEMIB-Tを発表。Amkorとの新たな提携も発表［参考資料5］ | 事実 |
| 2025年7月 | EMIBのTechnology Brief（EMIB-M・EMIB-Tを含む）を公開［参考資料1］。TED論文が、ピッチと配線の微細化、ブリッジへのTSV追加、オープンキャビティ構造、アクティブブリッジの4方向を整理［参考資料15］ | 事実 |
| 2026年3月・5月 | IRPS 2026で、第1世代EMIB-Tの信頼性評価［参考資料18］。ECTC 2026で、EMIB-Tの拡大と、HBM4Eでの12 Gb/s超の信号品質の論文［参考資料16・17］ | 事実 |
| 2026〜2028年 | EMIB-Tで、レチクルの8倍超（2026年）、12倍超（2028年）の複合体を目指す［参考資料3］ | 未確定／将来 |
※ 2025年4月の発表は「新たな提供技術の発表」です。2026年7月のIntelのニュースルームには「2026年の最新の開発はEMIB-T」との表現もありますが［参考資料7］、この文章だけでは時期の根拠にならないため、本稿は2025年4月29日の発表を採っています。
ここで注目したいのは、最初の製品が何だったかです。Intelの2017年の発表が「最初の消費者向け製品」と書いているのは確かですが［参考資料9］、 データセンター向けやFPGAを含めて「最初の製品」がどれだったかを断定できる一次情報は、確認できませんでした。 2015年のAlteraの発表はStratix 10での採用を予告したもので［参考資料10］、実際の出荷時期は本稿が参照した資料では確認できていません。
3. 構造 ― 基板に埋めて、上から取り出す
EMIBでは、シリコンブリッジが有機基板の空洞に収まり、その上にビルドアップ層が積まれ、ブリッジ上の細かいパッドへビアで接続されます。 隣り合う2つのチップは、向かい合う辺のあたりで、このブリッジの真上に細かいバンプで載ります（全面インターポーザとの違いは「ブリッジ」編を参照）。 ここでは、一次情報から読み取れる材料と作り方の側面を整理します。
- ブリッジの基板材料：Intelが2012年に出願した特許（2014年に成立）は、ブリッジの基板をガラスまたは高抵抗シリコンなどの半導体とし、その上に電気的な配線を形成する、と記述しています。ブリッジは基板に形成した空洞に置かれ、ダイアタッチ接着剤などで基板のエポキシ材料に結合される例が示されています［参考資料19］事実
- 配線の細かさ：Intelの別の特許は、背景として、EMIBは2 µm／2 µm程度の超微細なライン／スペースを載せたシリコン片を使い、それはシリコンのバックエンド工程（BEOL）で作れるが、有機基板の製造能力の外にあると書いています。そのシリコン片は、標準的な有機基板に削り（skive）で作った空洞に埋め込まれ、ダイ間の微細なバンプ領域（例として55 µmピッチ）をつなぐ、とされています［参考資料21］事実
- TSVを要しないこと（従来のEMIB）：2016年の論文は、TSVを要さずに高密度配線を低コストで実現できる点と、レチクル限界よりはるかに広い面積に多数の大型ダイを載せられる点を、EMIBの利点に挙げています［参考資料13］。2019年の論文は、配線密度を500〜1000 I/O/mmの範囲とし、パッケージの他の構造と設計には影響を与えずに2つのデバイス間の高帯域リンクを実現する、と記述しています［参考資料14］事実
上の特許の記述（有機基板の製造能力の外にある2 µm級の配線を、シリコンのBEOLで作る）をそのまま読むと、EMIBは最も細かい配線をシリコンの工場に任せ、基板の工場には「空洞を作る・置いて固定する・樹脂で包む・上から接続する」という役目を残した構造です（本記事による解説）。 このため、細かい配線の材料開発（絶縁膜、バリアメタル、銅）はシリコン側の話になり、基板側で材料の課題になるのは、空洞の加工、接着、ビルドアップ樹脂の埋め込み、熱膨張差です。第5章・第6章で詳しく扱います。
4. EMIB-T ― ブリッジにTSVを通す理由
従来のEMIBでは、ブリッジにTSVがありませんでした。2013年に出願されたIntelの特許は、背景として、EMIBのブリッジ・ダイにはシリコンインターポーザと違ってTSVが無く、その理由の一部は構造が非常に薄いことだと書いています［参考資料20］事実。 そのため、ブリッジの真下を縦に貫く経路が無く、電源はブリッジの周囲を通ってチップへ届くことになります（Intelの「ブリッジの周囲を回り込む」という表現［参考資料7］と整合する、本記事による解説）。
ここへTSVが加わったのがEMIB-Tです。Intelは、HBMの普及で、DCとACのノイズが小さい縦方向の電源供給の必要性が高まったことに応え、EMIB-TでTSVを追加した、と説明しています［参考資料1］事実。 2026年7月のIntelのニュースルームは、EMIB-Tを「ブリッジを貫くチャンネルで、ブリッジの周囲を回り込むのではなく、チップへ直接電源を届ける」ものと表現しています［参考資料7］事実。
| 名称 | ブリッジに加えたもの | Intelの説明 | 区分 |
|---|---|---|---|
| EMIB | （基本形） | 基板に埋め込んだブリッジで、隣り合うダイを接続。ロジック同士、ロジックとHBMの接続に使う［参考資料1・2］ | 事実 |
| EMIB-M | MIMキャパシタ | 電源供給を強化するため、シリコンブリッジにMIMキャパシタを組み込む［参考資料1］。I/O信号の品質と電源供給の性能を最適化するもの［参考資料4］ | 事実 |
| EMIB-T | TSV（MIMキャパシタも備える） | HBMやUCIeの製品に必要な、より高い帯域と電力の仕様を満たすため、TSVに加えてMIMキャパシタを備える［参考資料4］。この構成により、他のパッケージ技術からの設計の転用もしやすくなる［参考資料1・2］ | 事実 |
※ 設計の転用については、Intelは「他のパッケージ設計からのIP統合を容易にしうる」とだけ述べ、具体的な仕組みは説明していません［参考資料2］。
公表されているEMIB-Tの数値と、その条件
| 項目 | 値 | 出所と条件 | 区分 |
|---|---|---|---|
| FLIのバンプピッチ | 25 µmまで縮小 | ECTC 2026のIntel論文［参考資料16］。FLI＝ダイとパッケージの第1層の接続（First Layer Interconnect）。Intelのブログは「示した（demonstrated）」と記述［参考資料8］。参考：第2世代EMIBは45 µm［参考資料12］。製品での採用は確認できず | 事実 |
| パッケージの大きさ | 120 mm × 120 mm超 | 同論文。レチクルの9倍超のコンピュート・メモリのシリコンを1パッケージに載せる［参考資料16］ | 事実 |
| HBM4Eの信号速度 | 12 Gb/s超 | 広帯域の電気測定とモデルの相関で、信号・電源の品質の最適化により12 Gb/s超の動作が実現可能と確認［参考資料17］。UCIeは64 Gb/sの性能と、Intelのブログが記載［参考資料8］ | 事実 |
| 信頼性評価 | 第1世代EMIB-T | IRPS 2026。試作車（pathfinding test vehicle）での熱機械信頼性のデータと、観察された故障メカニズムおよびその改善を報告。具体的な数値は、有料の本文を確認できなかった［参考資料18］ | 事実 |
| レチクル倍数の計画 | 2026年に8倍超、2028年に12倍超 | Intel Foundryのブログ。2028年は約10,000 mm²、HBM4／HBM5を16基以上、EMIB-Tブリッジを30個以上載せる計画［参考資料3］ | 未確定／将来 |
※ ブリッジの寸法・厚み、TSVの径・ピッチ・本数、量産の開始時期、採用した製品名は、本稿が参照した一次情報では確認できませんでした。パッケージ寸法を「120 mm × 180 mm」とする報道もありますが、一次情報では確認できていないため使っていません。
2013年出願の特許は、TSVが無い理由の一部を「構造が非常に薄いから」と書いていました［参考資料20］事実。 それから十数年で、EMIB-Tでは同じ種類のブリッジにTSVが入りました。何が変わって開けられるようになったのかは、公表された資料では説明されていません。 ブリッジの厚み、TSVの径とアスペクト比、絶縁膜・バリア・銅の構成、薄化とTSV露出の工程は、いずれも確認できませんでした。
なお、スルーホールビア（シリコンならTSV）を持つブリッジ自体は、2012年出願の特許に、接地の取り出し用などの実施例として記載されています［参考資料19］事実。ただし、それが現在のEMIB-Tの構造と同じかどうかは、確認できませんでした。
確認できるのは、縦の銅（TSV）が、シリコン片の中に、有機基板の中へ埋まった形で入ったという構図です。
「TSV」編で見たとおり、銅は昇温でシリコンより大きく膨らみ、周囲に応力をかけます。EMIB-Tでは、その応力を受ける相手が、シリコンだけでなく、接着剤、ビルドアップ樹脂、基板のコアまで連なります。
IRPS 2026の論文が「熱機械的な信頼性データ」と「観察された故障メカニズム」を扱っていること［参考資料18］は、この連なりに難しさがあることを示唆しています（本記事による解説。具体的な故障モードは未確認）。
5. 基板に埋め込む工程と、材料の課題
Intelは、EMIBの組立は標準的な半導体パッケージの組立フローで、違うのは基板の製造だけだと説明しています［参考資料1］事実。 つまり、材料と工程の課題は、基板の中にシリコン片を埋める部分に集まります。 以下では、Intelの技術資料に加え、Intelの公開特許に書かれた背景と実施例を使って、その中身を5つの段階に分けます。 特許の記述は「こういう課題があり、こういう方法がありうる」という説明であって、現在の量産工程そのものを示すものではありません。
(1) 空洞をつくる ― レーザーか、リソグラフィか
Intelの特許（2018年出願、2022年成立）は、背景として、現在の空洞づくりの限界を次のように述べています［参考資料21］事実。
- 空洞は、標準的な有機基板をレーザーで削って作る。
- バンプピッチは30 µm以下へ進む見通しだが、組立のためにバンプ厚のばらつきを10 µm未満に保つ必要がある。
- ところが多層の有機基板は、最終層に達する前でも厚みのばらつきが40 µmを超えうる。削る層の厚みが一様でなく、ロット内やパネル内のばらつきも予測しにくいため、レーザーが突き抜けて下の銅パッドを傷める可能性が高くなる。
- 小さなブリッジを使うほど、空洞の寸法と位置の公差を良くする必要がある。
同じ特許は、レーザーを少しずつ重ねて削る方式（トレパニング）には、ショットの間にガルバノミラーの移動による位置ずれが生じること、外周が波状になること、ショットの重なりが最大の場所は熱の影響が大きく銅パッドの剥離が起きやすいことも挙げています［参考資料21］事実。 そして対案として、空洞をリソグラフィで定義する実施例を示しています。
| 項目 | レーザーで削る方式（特許の背景の記述） | リソグラフィで定義する方式（特許の実施例） |
|---|---|---|
| 空洞の作り方 | 誘電体層をレーザーで削る | パッドやピラーと同時に銅の犠牲ブロックを形成し、層で覆って平坦化した後、犠牲ブロックをエッチングで除去して空洞にする |
| 寸法と位置 | ショット間の位置ずれ、波状の外周 | 他の導体と同じマスクで決まる。寸法と位置の公差は±3 µm程度にできる実施例がある |
| 銅パッドへの影響 | 層厚のばらつきで突き抜けやすく、熱で剥離しやすい | 突き抜けのリスクは無い、と記述 |
| 残る課題 | ピッチが縮むほど公差が厳しくなる | 空洞に段差（オーバーハング）を付けると埋め込み不足で信頼性が下がりうる。段差を付けない形は、厚いレジストの解像度の制約で導体の設計ルールが緩くなる |
すべて事実（Intelの特許US11322444B2［参考資料21］の背景・実施例の記述）。この方式が実製品で使われているかどうかは、確認できませんでした。
(2) ブリッジを置いて固定する
特許は、ブリッジを空洞の底の面に、ダイボンドフィルム（DBF）のような接着剤で固定する実施例を示しています［参考資料21］。2012年出願の別の特許も、ブリッジ基板とパッケージ基板のエポキシ材料をダイアタッチ接着剤などで結合する例を示しています［参考資料19］事実。 また、実施例では次の数値が挙げられています［参考資料21］事実。
- 空洞の幅の例：約10 mm（ブリッジを収められれば、どんな寸法でもよいとされる）
- ブリッジ側壁と空洞側壁のすき間G：100 µm以下、50 µm以下、20 µm以下の各実施例
- ブリッジの厚みは、空洞をもつ層より薄く、上面が基板の上面より低くなる実施例が基本（同じ高さや、突き出す例も記載）
- ブリッジに作る配線は、ライン／スペースが10/10 µm以下、さらに2/2 µm以下の例
(3) 樹脂で包む ― すき間とボイド
ブリッジの上にはビルドアップ層（第3の層）が形成され、空洞のすき間を埋め、ブリッジの側壁と上面を包みます［参考資料21］事実。Intelの技術資料も、この工程で絶縁層と金属のビルドアップ層が加わると述べています［参考資料1］事実。 特許は、空洞に段差（オーバーハング）がある形では、空洞を完全に埋められない場合に信頼性が下がりうると、自ら書いています［参考資料21］事実。
素材の側から見ると、これは数十〜百 µm級の狭いすき間に、ビルドアップ樹脂をボイドなく埋めるという課題です（本記事による解説）。フィルムの流動性と厚みの均一性は「ビルドアップフィルム」編、狭いすき間への充填は「アンダーフィル」編で扱いました。
(4) 引き出して、載せる
ブリッジ上の微細パッドには、第3の層に開けたビアで接続します［参考資料21］事実。 ブリッジは基板の中に埋まって見えないため、ビアの位置をブリッジ上のパッドに合わせる精度は、空洞の位置の公差とつながります（本記事による解説）。 その上にチップを載せるバンプのピッチは、第2世代のEMIBで55 µmから45 µmへ［参考資料12］、EMIB-Tで25 µmまで縮小したと報告されています［参考資料16］事実。接合と充填の材料は「バンプ」編・「アンダーフィル」編を参照してください。
6. 素材技術者の視点：基板側に移った難しさ
ブリッジ方式は、「全面シリコン」の難しさ（大面積、TSV、薄化）を避ける代わりに、基板の中の「異種材料の接合部」の難しさを引き受けます。 この章では、数値で見られるものを3つ取り上げます。
(1) 膨張差を、寸法で見る
ブリッジの周りは、シリコン、接着剤、ビルドアップ樹脂が接する場所です。膨張量の差を、自由に膨張した場合の上限として見積もります本稿の計算。
- 前提：ブリッジの長さ 10 mm（特許の空洞幅の例［参考資料21］。実在製品のブリッジの寸法ではありません）
- 前提：シリコンのCTEは 3.4 ppm/K（本シリーズ「熱膨張係数」編の置き方で、京セラが「Siに近い材料」とするLTCCの値［参考資料26］を借りたもの）
- 前提：周囲の樹脂のCTEは 24.5 ppm/K（積水化学工業の層間絶縁フィルムNX04H、25〜150℃［参考資料25］）
- 前提：温度差は 235 K（260℃から25℃。同編と同じ置き方）
- CTE差 ＝ 24.5 − 3.4 ＝ 21.1 ppm/K
- 膨張量の差 ＝ 10 mm × 21.1 ppm/K × 235 K ＝ 10 mm × 0.00496 ＝ 約0.050 mm（約50 µm）
- 空洞の寸法・位置の公差の例（±3 µm）との比 ＝ 50 ÷ 3 ≒ 約17倍
前提と限界：実際のブリッジは接着され、樹脂に拘束されているため、自由に膨張しません。50 µmがそのまま「ずれ」になるわけではなく、むしろ応力として残ることを意味します。 また、基板全体の面内の膨張は、コア材（「熱膨張係数」編で見たように面内が小さい）に強く支配され、ビルドアップ樹脂の値とは別になります。樹脂のCTEはTgの前後や方向でも変わります。 この計算が示すのは、ブリッジ周囲の膨張差の桁（数十 µm）が、空洞のすき間（20〜100 µm）や公差（数 µm）と同じ桁の範囲にある、ということだけです。
(2) Intelが示す信頼性試験の考え方
Intelの品質・信頼性の技術文書（2024年6月）は、FoverosとEMIBのような先端パッケージは、より複雑な検証が必要だと述べています［参考資料12］事実。 温度サイクル試験については、「構成材料の物性の違いが、温度サイクルの範囲で熱機械的な損傷を生む」と説明し、加速される故障として、はんだ接合の疲労、パッケージのクラック、ダイとパッケージの層間絶縁膜（ILD）のクラックを挙げています［参考資料12］事実。 試験条件の例として、JEDEC JESD22-A104に従い125℃と−55℃を往復する温度サイクル、JESD22-A118の110℃・相対湿度85%の無バイアス高加速ストレス試験（HAST）が示されています。これらは「例」として書かれた条件で、EMIBやEMIB-Tの規格値ではありません［参考資料12］事実。
(3) 研究者が見ている変数
EMIBを対象にした第三者の有限要素解析では、次の結果が報告されています。復旦大学のZhouとWangによる、165℃の温度上昇を与えた解析です［参考資料22］事実。
- バンプの直径とピッチの比が0.3で、応力の分布が最適になる
- バンプを外周に配置する形が、他の配置より応力低減に有利
- EMIB（ブリッジ）が薄いほど最大主応力が直線的に下がる
- EMIBの個数や縦横比の変化の影響は小さい
これは一般化したモデルでの結果で、特定の製品の値ではありません。 ここから、TSVを通すためにブリッジを厚くすることが応力の面で不利に働く可能性が読み取れますが、EMIB-Tのブリッジが従来より厚いのかどうかは、確認できていません（本記事による解説）。
なお、ブリッジを有機の再配線層（RDL）の中に埋める別の方式として、ASEがファンアウト型の埋め込みブリッジの反りを論じています。同社は、小さく薄いシリコンブリッジや電源部品が組立工程で反りを悪化させうること、反りが大きいと非接触オープン、ブリッジ、未ぬれ、伸びた接合などの不良につながりうること、そのためOSATでは反りの制御が重要であることを述べています［参考資料27］事実。 これはEMIBとは構造が異なる方式です。同種の不良モードが、埋め込みブリッジに共通する課題として挙げられている、という点で参照しています。 また、Intelは2026年のECTCで「組立材料のクリープ挙動がパッケージの反りに与える影響」の発表も行ったと公表していますが、内容は確認できていません［参考資料8］事実。
特許の数値を並べると、基板側の課題は3つの「ずれ」に整理できます（本記事による解説）。
- 厚みのずれ：多層の有機基板の層厚ばらつき（40 µm超）と、バンプ高さのばらつきの許容（10 µm未満）。レーザーで削る層が一様でないので、止めたい深さで止まらない
- 位置のずれ：空洞の寸法・位置の公差（リソグラフィなら±3 µmの例）、ショット間の位置ずれ、ブリッジ上のパッドとビアの位置合わせ
- 膨張のずれ：シリコンと樹脂のCTE差（本稿の試算で10 mmあたり約50 µm）。拘束されて応力になり、接着界面・TSV・微細配線に集まる
ピッチが45 µmから25 µmへ縮むほど、この3つの許容は同時に小さくなります。 材料の側から効く手段は、層厚の均一性（フィルムとラミネートの管理）、接着剤・樹脂の弾性率とCTE（応力の緩和）、犠牲層に使う金属とエッチング選択性などですが、Intelがどの材料をどう選んでいるかは、公表されていません。 「素材の仕様書」ではなく、「誰がどの許容を受け持つか」という分担の問題として読むと、基板メーカー・材料メーカー・OSATの間で何が争点になるかが見えてきます。
7. どこまで大きくなるのか ― レチクルの倍数
EMIB-Tが前面に出している指標は、1パッケージに載せるシリコンが、露光の1視野（レチクル）の何倍かです。 Intel Foundryのブログ（2026年3月）は、レチクルを超える大きさのインターポーザは「レチクルスティッチング」で作る必要があり複雑で高価なので、基板に埋め込んだシリコンブリッジが、より低コストな代替だと説明しています［参考資料3］事実。 そのうえで、EMIB-Tの規模を次のように示しています。
- 現在：レチクルの6倍超のダイ複合体［参考資料3］事実
- 2026年：8倍超（約6,800 mm²）［参考資料3］未確定／将来
- 2028年：12倍超（約10,000 mm²）。HBM4／HBM5を16基以上、EMIB-Tのブリッジを30個以上使う計画［参考資料3］未確定／将来
- ECTC 2026の論文：120 mm × 120 mm超のパッケージに、レチクルの9倍超のシリコンを載せる［参考資料16］事実
※ 2026年7月のIntelのニュースルーム記事は、「レチクル限界を、業界標準の8倍（現在）、2028年には12倍超へ拡大」と書いています［参考資料7］。2026年3月のブログは「現在6倍超、2026年に8倍超」としており［参考資料3］、時点と基準の書き方が異なるため、本稿は3月のブログの区分に従い、8倍超を2026年内の目標として扱いました。
公表された数字を組み合わせて、いくつか換算してみます本稿の計算。
- 1レチクルの面積（逆算）：6,800 mm² ÷ 8 ＝ 850 mm²、10,000 mm² ÷ 12 ≒ 833 mm²。Intelが「約」として示した値から逆算すると、1レチクルは約830〜850 mm²に当たる
- 論文のシリコン面積（概算）：850 mm² × 9 ＝ 約7,650 mm²以上
- パッケージの面積：120 mm × 120 mm ＝ 14,400 mm²超
- 割合：7,650 ÷ 14,400 ≒ 約53%
前提と限界：「9倍超」「120 mm角超」はどちらも下限の表現で、比は目安にすぎません。1レチクルの面積は、Intelの「約」を含む数字から逆算したものです。 それでも言えるのは、最大級のEMIB-Tパッケージでも、パッケージ面積の半分前後は基板（有機材料）が占めるということです（本記事による解説）。シリコンの割合が1に近づくわけではなく、大きな有機基板の平坦さと反りの管理が、規模が増えるほど重要になります。
Intelが示す、インターポーザ方式との製造フローの違い
Intel Foundryのブログは、製造フローの違いを次のように説明しています［参考資料3］事実。
- EMIB-Tでは、小さなシリコンブリッジをウェハ上に非常に高密度に作るため、ウェハの利用率は約90%。そのブリッジを大判の有機の矩形パネルに埋め込み、個片に切り出す。
- これに対し、全面のインターポーザは、パッケージの大きさと同じ面積をウェハ上に作る必要があり、レチクルの8倍超の複合体では、ウェハの利用率が60%程度まで下がりうる。
- Intelは、EMIB-Tの流れはパネル型の製造と相性が良い、としています。
これはIntelによる説明であり、他社の方式との優劣を示すものではありません。 Intelは、他のファウンドリのブリッジ方式（インターポーザの中に局所シリコン相互接続を置く方式）は組立工程が増える、とも述べていますが［参考資料3］、構造の違いは「CoWoS」編のCoWoS-Lを参照してください。本稿は優劣を判断しません。
Intelの説明どおりなら、EMIB-Tの規模が増えるほど、増えるのは有機基板の面積です（上の計算では、最大級でもパッケージの半分前後が基板）。 すると、基板の平坦性、反り、層の位置合わせ、ビルドアップ樹脂の均一性という、「パッケージ基板」編・「ビルドアップフィルム」編・「熱膨張係数」編で見てきた論点が、そのまま規模の壁になります（本記事による解説）。
Intel自身も、有機のコア基板は規模拡大の限界に近づいており、ガラスのコア基板の研究を進めていると述べています［参考資料4・8］事実。 同社は「有機基板は加工中に反りやずれが生じるが、ガラスは平坦で安定だ」とも説明していますが［参考資料8］、これは研究段階の取り組みで、実用化の時期は示されていません未確定／将来（詳しくは「ガラス基板」編）。
8. 本稿の計算：HBM4とHBM4Eの帯域
EMIB-Tの論文は、HBM4Eで12 Gb/s超の動作が実現可能と述べています［参考資料17］事実。JEDECのHBM4規格は、2,048ビットのインターフェースで最大8 Gb/s、1スタックあたり最大2 TB/sです［参考資料24］事実。これを組み合わせてみます。
本稿の計算
- HBM4（8 Gb/s）：2,048 × 8 Gb/s ＝ 16,384 Gb/s ＝ 2,048 GB/s ≒ 2 TB/s／スタック（JEDECの値と一致）
- HBM4E（12 Gb/s、2,048ビットと仮定）：2,048 × 12 Gb/s ＝ 24,576 Gb/s ＝ 3,072 GB/s ≒ 3.1 TB/s／スタック
- 16スタックの場合：8 Gb/sで 2,048 GB/s × 16 ＝ 32,768 GB/s ≒ 33 TB/s、12 Gb/sで 3,072 GB/s × 16 ＝ 49,152 GB/s ≒ 49 TB/s
- 必要なブリッジの辺の長さ：データ線2,048本を、500〜1000 I/O/mm［参考資料14］で通すと、2,048 ÷ 1000 ≒ 2.0 mm〜2,048 ÷ 500 ≒ 4.1 mm（データ線のみの概算）
前提と限界：HBM4Eのインターフェース幅は、本稿が参照した論文の要旨に書かれていないため、HBM4と同じ2,048ビットと仮定しました。「16スタック」はIntelの2028年の計画（HBM4／HBM5を16基以上）の数字を使った算術例で、HBM5の仕様はここでは扱っていません。 12 Gb/sは、信号品質と電源品質の最適化で動作が可能と確認された段階で［参考資料17］、製品の性能ではありません。 500〜1000 I/O/mmは2019年の論文が、当時のEMIBの例について示した範囲で［参考資料14］、その定義（信号のみか、電源を含むか、層数はいくつか）は、有料の本文を確認できていません。クロック、コマンド、電源の配線は計算に含めていません。
つまり、HBM1スタックの高速な信号は、ブリッジの数mmの辺を通ります。ブリッジが小さくても足りるという設計の背景には、この桁の数字があると読めます（本記事による解説）。
9. Foveros、EMIB 3.5Dなど、Intelの他の技術との関係
Intelのパッケージ技術は、横方向（2.5D）と縦方向（3D）に分けて整理できます。EMIBは横方向にチップをつなぎ、Foverosは縦方向に積みます。両方を使うのがEMIB 3.5Dです。 Intelは、EMIB 3.5Dを「Foverosで縦に積んだチップレットと、EMIBのシリコン埋め込みブリッジを、1つのパッケージで組み合わせるハイブリッド構成」と説明し、熱による反り、レチクルの限界、配線の制約という欠点に対処する、としています［参考資料1］事実。
| 名称 | 構造の要点 | Intelの記述 | 区分 |
|---|---|---|---|
| EMIB 2.5D | 基板に埋め込んだシリコンブリッジ。「shoreline-to-shoreline」の接続 | 2017年から量産。Intelのシリコンと外部のシリコンの両方［参考資料2］ | 事実 |
| EMIB-M／EMIB-T | ブリッジにMIMキャパシタ／TSVを追加 | 第4章参照［参考資料1・2・4］ | 事実 |
| Foveros-S 2.5D | レチクル4倍のシリコンインターポーザ。アクティブなベースダイ | クライアント向け。2019年から量産［参考資料2］ | 事実 |
| Foveros-R 2.5D | RDLインターポーザ | クライアントとコスト重視の分野向け。2027年に量産準備完了［参考資料2］ | 未確定／将来 |
| Foveros-B | ブリッジを統合。配線密度を高めたい大型のHPC向け | 2025年4月に、Foveros-Rとともに新しい提供技術として発表［参考資料4・5］。量産時期は確認できず | 事実 |
| Foveros Direct 3D | 銅同士のハイブリッドボンディング（HBI）で、ベースダイの上にチップレットを積層 | EMIB 3.5Dの構成の中で使う［参考資料2］ | 事実 |
| EMIB 3.5D | EMIBとFoverosを1つのパッケージで組み合わせる | Intel Data Center GPU Max：1,000億個超のトランジスタ、47個のアクティブタイル、5種類のプロセスノード［参考資料2］ | 事実 |
※ Foveros-Rの「2027年」は量産準備完了（production ready）の時期で、計画です。Foveros-Bの量産時期は確認できていません。Sapphire Rapidsは「EMIBを活用したタイル構成のSoC」［参考資料11］、Ponte VecchioはEMIBタイルでタイルをつなぎFoveros実装で積層する構成［参考資料11］と、Intelが説明しています。
Intelの品質・信頼性の技術文書は、EMIBを「大きなチップレット同士を、シリコンインターポーザを使わずに高帯域で接続する」ものとし、Foveros Direct 3Dで作った複数のコンピュートモジュールをEMIBでつなぐことも可能で、その組み合わせがEMIB 3.5Dだと説明しています［参考資料12］事実。 同文書は、これによりシリコンインターポーザだけでは到達できなかった総シリコン面積のシステムを作れると述べています［参考資料12］事実。
10. 外部への提供（Intel Foundry）の状況
EMIBは、Intel自身の製品だけでなく、外部のお客様にも提供される技術です。ただし、確認できる範囲は限られます。
| 項目 | 確認できた内容 | 区分 |
|---|---|---|
| 外部のシリコンでの量産 | Intelは、EMIBを「Intelのシリコンと外部のシリコンの両方で量産している」と記載［参考資料1・2］ | 事実 |
| 提供技術の追加 | 2025年4月29日、EMIB-TとFoveros-R、Foveros-Bを新しい提供技術として発表。Amkor Technologyとの新たな提携も発表［参考資料5］ | 事実 |
| OSATでの組立 | Amkorは2025年4月30日、EMIBの組立でIntelと戦略的提携を結び、韓国、ポルトガル、（建設中の）米国アリゾナの施設でEMIB組立を行い、代替の供給源を作ると発表［参考資料23］ | 事実 |
| 設計の転用 | EMIB-M／EMIB-Tにより、既存の設計を転用しやすくなり、ウェハレベルの組立（WLA）工程が不要になる、とIntel Foundryのブログが説明［参考資料4］ | 事実 |
| 米国での拠点 | 2026年7月のIntelのニュースルームは、ニューメキシコ州Rio RanchoのFab 9で、Foverosで「上に」、EMIBで「横に」積み上げる先端パッケージを行っていると紹介［参考資料7］ | 事実 |
| EMIB-Tの採用企業・製品名 | Intelの公式な発表・技術資料では、確認できなかった | 未確定／将来 |
| 基板メーカー、生産能力 | Intelの公式な発表・技術資料では、確認できなかった | 未確定／将来 |
※ 報道には、顧客名や量産時期、基板メーカーの名前を伝えるものがあります。本稿は、公式の一次情報で確認できないため、それらを使っていません。
11. 確認できなかったこと
調べたうえで、一次情報から確認できなかった点を整理します。推測では埋めていません。
| 項目 | 状況 | 区分 |
|---|---|---|
| EMIB-Tの量産開始時期 | IRPS 2026（2026年3月）の論文は「第1世代」の「初期開発」中の信頼性を報告［参考資料18］。量産開始を示す一次情報は見つからなかった | 未確定／将来 |
| EMIB-Tのブリッジの寸法・厚み、TSVの径・ピッチ・本数 | Intelの技術概要・ブログ・論文の要旨に記載なし | 解説 |
| EMIB-Tの歩留まり | EMIBについては、同等の複雑さの標準的なFCBGAに匹敵する組立歩留まりとIntelが記載［参考資料1］。EMIB-Tの数字は確認できず。報道の歩留まりは使わない | 解説 |
| パッケージ寸法「120 mm × 180 mm」 | 報道には見られるが、Intelの公式資料では確認できなかった。確認できたのは「120 mm × 120 mm超」［参考資料16］ | 解説 |
| 論文の25 µmピッチ・9倍超が量産品か | Intelのブログは「示した（demonstrated）」としているが、製品での量産を示す記載は無い［参考資料8・16］ | 未確定／将来 |
| 基板の材料構成（ビルドアップ材、接着剤の種類） | 特許はDBFやダイアタッチ接着剤を例示するが［参考資料19・21］、量産品の構成は非公開 | 解説 |
| リソグラフィで空洞を作る方式が量産で使われているか | 特許の実施例であり、量産での採用は確認できなかった［参考資料21］ | 解説 |
| 最初の製品 | 「最初の消費者向け製品」は2017年11月の製品［参考資料9］。データセンター・FPGAを含む「最初の製品」は確認できなかった | 解説 |
| IEEE論文の本文 | 有料のため、本稿は要旨とIntelの解説記事の範囲で記述した。数値の測定条件は本文で確認していない［参考資料13〜18］ | 解説 |
- EMIBは、基板の空洞に小さなシリコンブリッジを埋める技術です。2014年に公開、2017年から量産と説明されています事実
- EMIB-Tは、そのブリッジにTSVを加え、電源をブリッジの真下から通します。2025年4月に新しい提供技術として発表されました。量産開始の一次情報は確認できていません事実 未確定／将来
- 基板側の課題は、厚み・位置・膨張の「3つのずれ」に整理できます。特許の数値では、層厚ばらつき40 µm超に対して許容は10 µm未満、空洞公差は±3 µm程度の例があります事実。膨張差は10 mmあたり約50 µmの試算です本稿の計算
- 規模は、レチクルの6倍超から、8倍超（2026年）、12倍超（2028年）へ。後ろ2つは計画です未確定／将来
- 外部提供：外部のシリコンでも量産、Amkorが組立で提携。採用企業・基板メーカー・生産能力は確認できていません
12. 用語集
- EMIB
- Embedded Multi-die Interconnect Bridge。基板の空洞に小さなシリコンブリッジを埋め、隣り合うチップを接続するIntelの技術。
- EMIB-M
- ブリッジにMIMキャパシタを組み込み、電源供給を強化したもの。
- EMIB-T
- ブリッジにTSVを加え、パッケージ底面からチップへの縦方向の給電を可能にしたもの。MIMキャパシタも備える。
- EMIB 3.5D
- EMIB（横の接続）とFoveros（縦の積層）を1つのパッケージで組み合わせた構成。
- シリコンブリッジ
- 隣り合うチップをつなぐためだけに基板へ埋め込む、配線を載せた小さなシリコン片。
- TSV
- Through Silicon Via。シリコンを貫通する縦の電極（「TSV」編で詳述）。
- MIMキャパシタ
- Metal Insulator Metal。金属／絶縁体／金属の3層で作るコンデンサ。電源のすぐそばで電圧の揺れを抑える。
- FLI
- First Layer Interconnect。チップとパッケージ（基板）の最初の接続層。ここでは、そのバンプのピッチを指す。
- レチクル（限界）
- 露光で1回に焼き付けられる範囲の大きさ。1つのチップはこれを超えられない。パッケージで「何倍」という言い方をする。
- Foveros
- Intelのチップ積層・インターポーザ技術の総称（Foveros-S／-R／-B、Foveros Direct 3D）。
- Foveros Direct 3D
- 銅同士のハイブリッドボンディングでチップレットを積層する方式。
- UCIe
- Universal Chiplet Interconnect Express。チップレット間インターフェースの規格。
- HBM4／HBM4E
- 高帯域メモリの世代。HBM4はJEDEC規格で2,048ビット、最大8 Gb/s。HBM4Eはその拡張。
- ビルドアップ層
- 基板の上に絶縁層と配線層を1層ずつ重ねて作る構造（「パッケージ基板」編で詳述）。
- キャビティ（空洞）
- 基板に作った、ブリッジを収めるくぼみ。
- トレパニング
- レーザーのショットを重ねながら円周上に動かして、穴や空洞を削る加工法。
- ダイボンドフィルム（DBF）
- チップなどを固定する接着フィルム。特許の実施例でブリッジの固定に挙げられている。
- CTE
- 熱膨張係数。温度1度あたりの寸法変化の割合（「熱膨張係数」編で詳述）。
- ILD
- Interlayer Dielectric。層間絶縁膜。熱応力でクラックが入る場所のひとつ。
- HAST
- Highly Accelerated Stress Test。高温高湿で水分に対する信頼性を調べる加速試験。
- Intel Foundry
- Intelのファウンドリ事業。先端パッケージの受託も行う。
- OSAT
- Outsourced Semiconductor Assembly and Test。組立・テストの受託企業（「OSAT」編で詳述）。
13. 参考資料（一次情報）
- Intel「Embedded Multi-die Interconnect Bridge (EMIB) revolutionizes chip packaging interconnect technology」Technology Brief（2025年7月／PDF） — intel.com
- Intel Foundry「Advanced Packaging Innovations」 — intel.com
- Intel Foundry（Mark Gardner）「Intel Foundry's Advanced Packaging Innovations Lead the Industry in Scaling Past Reticle Limits」2026年3月3日 — community.intel.com
- Intel Foundry（Mark Gardner）「Intel Foundry's Advanced Packaging Enables Next-Gen Technologies and Capacity」2025年9月29日 — community.intel.com
- Intel「Intel Foundry Gathers Customers and Partners, Outlines Priorities」プレスリリース 2025年4月29日 — intc.com
- Intel「Meet the Intel Pioneer Behind EMIB Chip Packaging」（Ravi Mahajan氏へのインタビュー）2026年5月28日 — intel.com
- Intel「Intel's U.S. Advanced Packaging Enables Next-Generation AI Semiconductors」2026年7月29日 — intel.com
- Intel Foundry（Lori Scott）「How Intel Foundry Packaging Technologies Redefine AI and HPC Scalability Limits at ECTC 2026」2026年6月2日 — community.intel.com
- Intel「Intel Editorial: New Intel Core Processor Combines High-Performance CPU With Custom Discrete Graphics From AMD to Enable Sleeker, Thinner Devices」2017年11月6日 — intc.com
- AlteraStratix 10 FPGA・SoCのアーキテクチャと異種3D SiP統合に関するニュースリリース（Intelのアーカイブ上の資料名：altera-reveals-stratix-10-innovations…）2015年6月8日（PDF） — download.intel.com
- Intel「Intel Architecture Day 2021 Fact Sheet」2021年8月19日（PDF） — download.intel.com
- Intel「Quality & Reliability Vol. 6: Intel Advanced Packaging Technology Ensures High Quality & Reliability」Technical Paper（2024年6月作成／PDF） — cdrdv2-public.intel.com
- R. Mahajan ほか（Intel）"Embedded Multi-die Interconnect Bridge (EMIB) -- A High Density, High Bandwidth Packaging Interconnect," 2016 IEEE 66th ECTC, pp. 557-565（2016年5月）、DOI 10.1109/ECTC.2016.201 — doi.org
- R. Mahajan ほか（Intel）"Embedded Multidie Interconnect Bridge—A Localized, High-Density Multichip Packaging Interconnect," IEEE Trans. Components, Packaging and Manufacturing Technology, vol. 9, no. 10, pp. 1952-1962（2019年10月）、DOI 10.1109/TCPMT.2019.2942708 — doi.org
- R. Mahajan ほか（Intel）"Scaling EMIB—A Comprehensive Architecture Portfolio for Localized Interconnects," IEEE Trans. Electron Devices, vol. 72, no. 7, pp. 3911-3914（2025年7月）、DOI 10.1109/TED.2025.3574287 — doi.org
- T. Ibrahim ほか（Intel）"Scaling the EMIB-T Advanced Packaging Technology to Address the Future HPC/AI Demand," 2026 IEEE 76th ECTC, pp. 277-282（2026年5月）、DOI 10.1109/ECTC51846.2026.00051 — doi.org
- Y. Mekonnen ほか（Intel）"Enabling 12+Gb/s HBM4E with EMIB-T Advanced Packaging Technology," 2026 IEEE 76th ECTC, pp. 455-460（2026年5月）、DOI 10.1109/ECTC51846.2026.00078 — doi.org
- E. Armagan ほか（Intel Foundry）"Quality & Reliability Characterization of EMIB-T (TSV) Advanced Packaging Technology," 2026 IEEE International Reliability Physics Symposium（2026年3月）、DOI 10.1109/IRPS61424.2026.11499343 — doi.org
- Intel（特許）US 8,872,349 B2「Bridge interconnect with air gap in package assembly」（2012年9月11日出願、2014年10月28日成立） — patents.google.com
- Intel（特許）US 8,901,748 B2「Direct external interconnect for embedded interconnect bridge package」（2013年3月14日出願、2014年12月2日成立） — patents.google.com
- Intel（特許）US 11,322,444 B2「Lithographic cavity formation to enable EMIB bump pitch scaling」（2018年3月23日出願、2022年5月3日成立） — patents.google.com
- Y. Zhou, J. Wang（復旦大学）"Thermal Stress Analysis and Key Influencing Factors for the EMIB in Chiplet Packaging," Integrated Circuits and Systems, vol. 2, no. 1（2025年3-4月）、DOI 10.23919/ICS.2025.3547674 — doi.org
- Amkor Technology「Amkor-Intel Partnership Expands EMIB Packaging Capacity」2025年4月30日 — amkor.com
- JEDEC「JEDEC and Industry Leaders Collaborate to Release JESD270-4 HBM4 Standard: Advancing Bandwidth, Efficiency, and Capacity for AI and HPC」2025年4月16日 — jedec.org
- 積水化学工業「熱硬化型層間絶縁フィルム（ビルドアップフィルム）」製品ページ — sekisui.co.jp
- 京セラ半導体用ファインセラミック「材料特性表から探す」 — kyocera.co.jp
- W. Wudjud ほか（ASE）"Warpage Evaluation in Embedded Bridge Package for Advanced Package Solutions," IMAPSource Proceedings（2025年12月）、DOI 10.4071/001c.151768 — doi.org
14. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| EMIBが「the industry's first 2.5D interconnect solution using bridges embedded in the substrate」であり、2017年から大量生産（high-volume manufacturing）されサーバー・ネットワーク・HPC分野の製品に使われていること。組立は標準的なフローで違いは基板の製造だけであること。ブリッジは基板の空洞に置かれ接着剤で固定され、絶縁層と金属のビルドアップ層が追加されること。EMIB-MがMIMキャパシタを組み込み、EMIB-TがHBM向けの縦方向の電源供給（DC・ACノイズを抑える）のためにTSVを追加したこと。EMIB-Tの構成が他のパッケージ技術からの設計転用を可能にすること。Intelのシリコンおよび外部のシリコンの両方で量産し、同等の複雑さの標準的なFCBGAに匹敵する組立歩留まりであること。EMIB 3.5DがEMIBとFoverosを1つのパッケージで組み合わせ、熱による反り・レチクル限界・配線の制約に対処すること | Intel「EMIB Technology Brief」（2025年7月）［参考資料 1］https://www.intel.com/content/dam/www/central-libraries/us/en/documents/2025-07/emib-product-brief.pdf | 事実 |
| EMIB 2.5Dがロジック同士およびロジックとHBMの接続用で、「shoreline-to-shoreline」の接続であり、「In mass production since 2017 with Intel and external silicon」であること。EMIB-MがMIMキャパシタ、EMIB-TがTSVをブリッジに加えること。EMIB-Tが他のパッケージ設計からのIP統合を容易にしうること。Foveros-Sがレチクル4倍のシリコンインターポーザで2019年から量産、Foveros-RがRDLインターポーザ、Foveros Direct 3Dが銅同士のハイブリッドボンディング（HBI）でEMIB 3.5D上で有効化されること。EMIB 3.5DのData Center GPU Maxが1,000億個超のトランジスタ、47個のアクティブタイル、5種類のプロセスノードであること | Intel Foundry「Advanced Packaging Innovations」［参考資料 2］https://www.intel.com/content/www/us/en/foundry/packaging.html | 事実 |
| Foveros-Rが2027年に「production ready」とされていること | Intel Foundry「Advanced Packaging Innovations」。企業が示した計画であり、実績ではない［参考資料 2］https://www.intel.com/content/www/us/en/foundry/packaging.html | 未確定／将来 |
| レチクルを超えるインターポーザはレチクルスティッチングが必要で複雑・高価であり、基板に埋め込むシリコンブリッジが低コストの代替であること。EMIB-Tが現在6倍超のレチクル規模、2026年に8倍超（約6,800 mm²）、2028年に12倍超（約10,000 mm²、HBM4／HBM5を16基以上、EMIB-Tブリッジ30個以上）を示すこと。ブリッジをウェハ上に高密度に作り、ウェハ利用率が約90%であり、大判の有機の矩形パネルに埋め込むこと。8倍超のレチクル複合体で全面インターポーザのウェハ利用率が60%程度まで下がりうること。他のファウンドリのLSI方式は組立工程が増えるとIntelが述べていること。EMIB-TがEMIB 3.5Dの構成要素になること。UCIeとOCPのBunch of Wiresを支援すること | Intel Foundry（Mark Gardner）ブログ（2026年3月3日）［参考資料 3］https://community.intel.com/t5/Blogs/Intel-Foundry/Systems-Foundry-for-the-AI-Era/Intel-Foundry-s-Advanced-Packaging-Innovations-Lead-the-Industry/post/1738888 | 事実 |
| EMIB-Tの2026年に8倍超、2028年に12倍超（HBM16基以上、ブリッジ30個以上）という規模 | Intel Foundryのブログ。企業が示した計画であり、実績ではない（「scaling greater than 8x the reticle size this year and more than 12x by 2028」）［参考資料 3］https://community.intel.com/t5/Blogs/Intel-Foundry/Systems-Foundry-for-the-AI-Era/Intel-Foundry-s-Advanced-Packaging-Innovations-Lead-the-Industry/post/1738888 | 未確定／将来 |
| EMIBが2017年の導入以来、シリコンインターポーザの低コストな代替として使われていること。EMIB-MがMIMキャパシタによりI/O信号品質と電源供給を最適化し、EMIB-TがTSVに加えMIMキャパシタを備えてHBMやUCIe製品の仕様を満たすこと。既存設計の転換、シリコン使用量の削減、生産サイクルの短縮、ウェハレベル組立（WLA）工程の不要化。Foveros-Bがブリッジを統合し、Foveros-Rとともに追加されたこと。ガラス基板の研究が反りの低減を狙うこと | Intel Foundry（Mark Gardner）ブログ（2025年9月29日）［参考資料 4］https://community.intel.com/t5/Blogs/Intel-Foundry/Systems-Foundry-for-the-AI-Era/Intel-Foundry-s-Advanced-Packaging-Enables-Next-Gen-Technologies/post/1719719 | 事実 |
| 2025年4月29日にIntel Foundry Direct Connectで、新しい先端パッケージの提供技術としてEMIB-T、Foveros-R、Foveros-Bを発表し、Amkor Technologyとの新たな提携（engagement）を発表したこと | Intel プレスリリース（2025年4月29日）［参考資料 5］https://www.intc.com/news-events/press-releases/detail/1739/intel-foundry-gathers-customers-and-partners-outlines | 事実 |
| Ravi Mahajan氏が、2000年代初頭にパッケージの配線密度の限界からシリコンをパッケージに入れる発想を探ったこと。2013年までにEMIBを製品プログラムに入れる確信を得て、翌年に公開したこと。材料・応力管理・製造の難題があったこと。顧客が異なるプロセスノードや異なるベンダーのチップを組み合わせられること。発表日が2026年5月28日であること | Intel ニュースルーム「Meet the Intel Pioneer Behind EMIB Chip Packaging」［参考資料 6］https://www.intel.com/content/www/us/en/newsroom/news/corporate/meet-the-inventor-of-emib.html | 事実 |
| EMIB-Tが「ブリッジを貫くチャンネルで、周囲を回り込むのではなく、チップへ直接電源を届ける」ものと説明されていること。ニューメキシコ州Rio RanchoのFab 9でFoverosとEMIBの先端パッケージを行っていること。「レチクル限界を、業界標準の8倍（現在）、2028年には12倍超へ」という表現。発表日が2026年7月29日であること | Intel ニュースルーム（2026年7月29日）［参考資料 7］https://www.intel.com/content/www/us/en/newsroom/news/intel-foundry/intels-us-advanced-packaging-enables-next-generation-ai-semiconductors.html | 事実 |
| ECTC 2026で、FLIバンプピッチを25 µmまで縮小し、パッケージを120 x 120 mmまで拡大し、9倍超のレチクルのシリコンを載せることを示したこと。HBM4eで12 Gb/s超、UCIeで64 Gb/sの性能。有機のコア基板が規模拡大の限界に近づき、ガラスは平坦で安定だとIntelが説明していること。組立材料のクリープ挙動と反りの発表があること。発表日が2026年6月2日であること | Intel Foundry（Lori Scott）ブログ（2026年6月2日）［参考資料 8］https://community.intel.com/t5/Blogs/Intel-Foundry/Systems-Foundry-for-the-AI-Era/How-Intel-Foundry-Packaging-Technologies-Redefine-AI-and-HPC/post/1749493 | 事実 |
| 2017年11月6日に、Core、HBM2、AMDのカスタム・ディスクリートGPUを1つのパッケージにした新製品を発表したこと。EMIBを使う「最初の消費者向け製品」と説明したこと | Intel Editorial（2017年11月6日）［参考資料 9］https://www.intc.com/news-events/press-releases/detail/195/intel-editorial-new-intel-core-processor-combines | 事実 |
| 2015年6月8日に、Alteraが、Stratix 10の初期のデバイスでEMIBを使い、高速トランシーバーとプロトコルのタイルをモノリシックなコア論理につなぐと発表したこと。EMIBがインターポーザ方式より高性能・低複雑・低コスト・高信号品質だとAlteraが述べたこと | Altera ニュースリリース（2015年6月8日）［参考資料 10］https://download.intel.com/newsroom/2021/archive/2015-06-08-news-releases-altera-reveals-stratix-10-innovations-enabling-industrys-fastest-highest-capacity-fpgas-socs.pdf | 事実 |
| Architecture Day 2021（2021年8月19日）で、Sapphire Rapidsが「EMIBパッケージ技術を活用するタイル構成のSoC」であること。Ponte VecchioがEMIBタイルでタイルを接続し、Foveros実装で積層すること | Intel「Architecture Day 2021 Fact Sheet」［参考資料 11］https://download.intel.com/newsroom/2021/client-computing/intel-architecture-day-2021-fact-sheet.pdf | 事実 |
| 第2世代EMIBでバンプピッチを55 µmから45 µmへ縮めたこと。EMIBが大きなチップレット同士をシリコンインターポーザなしで高帯域に接続し、Foveros Direct 3Dのモジュールを接続したものがEMIB 3.5Dであること。シリコンインターポーザだけでは到達できなかった総シリコン面積を実現できること。FoverosとEMIBは複雑な検証プロセスを要すること。温度サイクル試験で、構成材料の物性の違いにより熱機械的な損傷が生じ、はんだ接合の疲労・パッケージのクラック・ILDのクラックが加速されること。JEDEC JESD22-A104で125℃と−55℃（例）、JESD22-A118で110℃・相対湿度85%（例） | Intel「Quality & Reliability Vol. 6」（2024年6月作成）［参考資料 12］https://cdrdv2-public.intel.com/826148/Volume%206%20Intel%20Advanced%20Packaging%20Technology.pdf | 事実 |
| 2016年のECTC論文が、EMIBを有機パッケージ基板上の2つ以上のダイ間の局所的な高密度配線とし、TSVを要さず低コストで実現できる点と、レチクル限界よりはるかに広い面積に多数の大型ダイを載せられる点を利点に挙げたこと。EMIBのアーキテクチャ、ブリッジを埋めたパッケージ構造、組立工程、帯域が論じられていること | Mahajanほか ECTC 2016 論文（要旨）［参考資料 13］https://doi.org/10.1109/ECTC.2016.201 | 事実 |
| 2019年のTCPMT論文が、配線密度を現在500〜1000 I/O/mmの範囲とし、2つのデバイス間の高帯域リンクを、パッケージの他の構造と設計に影響を与えずに実現すること。FPGAとHBM2、グラフィックスダイとHBM2、FPGAロジックダイ、高性能トランシーバーダイの実装例があること。シリコンインターポーザ（TSV）やファンアウト型と比較されていること | Mahajanほか TCPMT 2019 論文（要旨）［参考資料 14］https://doi.org/10.1109/TCPMT.2019.2942708 | 事実 |
| 2025年のTED論文が、EMIBの拡張を、ピッチと配線の微細化、ブリッジへのTSVの追加、オープンキャビティ構造の実証、アクティブブリッジダイの統合の4方向で整理していること。EMIBが量産（high-volume production）中であること | Mahajanほか TED 2025 論文（要旨）［参考資料 15］https://doi.org/10.1109/TED.2025.3574287 | 事実 |
| EMIB-Tが2.5Dの微細配線密度とTSVによる縦のスケーリングを組み合わせたこと。FLIバンプピッチを25 µmまで、パッケージを120 mm x 120 mm超まで、レチクルの9倍超のシリコンを1パッケージに載せる拡大を論じていること。HBM4eで12 Gb/s超の高速信号 | Ibrahimほか ECTC 2026 論文（要旨）［参考資料 16］https://doi.org/10.1109/ECTC51846.2026.00051 | 事実 |
| EMIB-Tが多数の金属層、高度な配線、統合された電源供給機能を備えること。広帯域の電気測定とモデルの相関で信号・電源品質を検証し、HBM4Eで12 Gb/s超の動作の実現可能性を確認したこと。超大型のダイ複合体向けのコスト効率の高い拡張可能なパッケージ技術と位置づけたこと | Mekonnenほか ECTC 2026 論文（要旨）［参考資料 17］https://doi.org/10.1109/ECTC51846.2026.00078 | 事実 |
| IRPS 2026の論文が、Intelの第1世代EMIB-T（TSV）の品質・信頼性を報告し、EMIB-Tが、パッケージ底面からASICとHBMへ、ブリッジをTSVで貫く直接の給電経路を可能にし、パッケージの給電効率を高め超高速のダイ間通信を可能にすること。初期開発中の信頼性、試作車の熱機械信頼性データ、故障メカニズムと改善を共有すること | Armaganほか IRPS 2026 論文（要旨）［参考資料 18］https://doi.org/10.1109/IRPS61424.2026.11499343 | 事実 |
| US 8,872,349 B2（2012年9月11日出願、2014年10月28日成立）で、ブリッジ基板がガラスまたは高抵抗シリコンなどの半導体であり得ること。ブリッジが基板の空洞に置かれ、ダイアタッチ接着剤などでパッケージ基板のエポキシ材料と結合される例。ブリッジ基板にスルーホールビア（シリコンならTSV）を設ける実施例があること | Intel 特許 US8872349B2［参考資料 19］https://patents.google.com/patent/US8872349B2/en | 事実 |
| US 8,901,748 B2（2013年3月14日出願、2014年12月2日成立）の背景で、Embedded Interconnect Bridge（EmIB）のブリッジ・ダイにはシリコンインターポーザと違ってTSVが無く、その理由の一部は構造が非常に薄いことだと記述されていること | Intel 特許 US8901748B2［参考資料 20］https://patents.google.com/patent/US8901748B2/en | 事実 |
| US 11,322,444 B2（2018年3月23日出願、2022年5月3日成立）の背景・実施例の記述：EMIBが2-2 µm程度の超微細ライン／スペースを持つシリコン片を使いシリコンBEOLで作れるが有機基板の製造能力の外にあること。空洞は標準的な有機基板を削って作り、ピッチ55 µmの例。バンプピッチが30 µm以下へ進む見通しでバンプ厚のばらつきを10 µm未満に保つ必要があること。多層有機基板の層厚ばらつきが最終層の前でも40 µm超になりうること、レーザーの突き抜けによる銅パッド損傷。トレパニングでのショット間の位置ずれ、波状の外周、銅パッド剥離。リソグラフィによる空洞形成（銅の犠牲ブロックのエッチング）、寸法・位置の公差±3 µm、銅突き抜けのリスクが無いこと。ダイボンドフィルム（DBF）による固定、空洞幅約10 mm、すき間Gが100 µm以下・50 µm以下・20 µm以下、ライン／スペース10/10 µm以下・2/2 µm以下。第3の層が空洞を埋めブリッジを包むこと、オーバーハングがあると完全に埋められない場合に信頼性が下がりうること、段差を付けない形は設計ルールが緩くなること。ビアで微細パッドとブリッジ上の接点を接続すること | Intel 特許 US11322444B2［参考資料 21］https://patents.google.com/patent/US11322444B2/en | 事実 |
| EMIBの有限要素解析（165℃の温度上昇）で、バンプの直径とピッチの比0.3が応力分布を最適化し、外周へのバンプ配置が有利で、EMIBが薄いほど最大主応力が直線的に下がり、EMIBの個数と縦横比の影響は小さいこと。著者が復旦大学のZhou、Wangであること | Zhou, Wang「Integrated Circuits and Systems」（2025年）（要旨）［参考資料 22］https://doi.org/10.23919/ICS.2025.3547674 | 事実 |
| 2025年4月30日、AmkorがEMIB組立でIntelと戦略的提携を結び、韓国、ポルトガル、アリゾナ（建設中）の施設でEMIB組立を実装し、代替の供給源を作ること | Amkor ブログ（2025年4月30日）［参考資料 23］https://amkor.com/blog/amkor-intel-partnership-expands-us-emib-packaging-capacity/ | 事実 |
| HBM4（JESD270-4）が、2048ビットのインターフェースで最大8 Gb/s、総帯域最大2 TB/sであること。2025年4月16日の発表であること | JEDEC プレスリリース［参考資料 24］https://www.jedec.org/news/pressreleases/jedec%C2%AE-and-industry-leaders-collaborate-release-jesd270-4-hbm4-standard-advancing | 事実 |
| 層間絶縁フィルムNX04HのCTE（25〜150℃）が24.5 ppm/℃であること | 積水化学工業 製品ページ［参考資料 25］https://www.sekisui.co.jp/electronics/ja/semicon/Insulationfilm.html | 事実 |
| LTCC「GL570」が「熱膨張係数がSiに近い材料」とされ、CTEが3.4 ppm/K（RT〜400℃）であること（シリコンのCTEを3.4とする置き方は「熱膨張係数」編に合わせた本稿の仮定） | 京セラ 材料特性表［参考資料 26］https://www.kyocera.co.jp/prdct/semicon/material/ | 事実 |
| ASEが、ファンアウト型の埋め込みブリッジ（有機RDLインターポーザ層にシリコンブリッジを埋める方式）の反りを論じ、小さく薄いブリッジや電源部品が組立工程で反りを悪化させうること、反りが非接触オープン・ブリッジ・未ぬれ・伸びた接合につながりうること、OSATで反りの制御が重要であること | Wudjudほか IMAPSource Proceedings（2025年）（要旨）［参考資料 27］https://doi.org/10.4071/001c.151768 | 事実 |
| 図5の橙の試算（10 mm × (24.5−3.4) ppm/K × 235 K ≒ 50 µm、50 ÷ 3 ≒ 17倍）。図6と第7章の換算（6,800 ÷ 8 ＝ 850 mm²、10,000 ÷ 12 ≒ 833 mm²、850 × 9 ＝ 7,650 mm²、120 × 120 ＝ 14,400 mm²、7,650 ÷ 14,400 ≒ 53%）。第8章の帯域（2,048 × 8 Gb/s ＝ 2 TB/s、2,048 × 12 Gb/s ≒ 3.1 TB/s、16スタックで33 TB/sと49 TB/s、2,048 ÷ 1,000〜500 ≒ 2.0〜4.1 mm） | 本稿の計算。前提は、ブリッジ長さ10 mm（特許の空洞幅の例）、シリコンCTE 3.4 ppm/K（「熱膨張係数」編の置き方）、温度差235 K、HBM4Eのインターフェース幅を2,048ビットと仮定、16スタックはIntelの2028年の計画の数字を使った算術例、である。自由膨張の上限で、実際は拘束により小さくなる。「9倍超」「120 mm角超」は下限表現で、比は目安 | 本稿の計算 |
| 2026年内に8倍超、2028年に12倍超という規模、およびIRPS 2026が「初期開発」の段階であること、論文の25 µm・9倍超が製品で量産されているかが未確認であること、EMIB-Tの量産開始時期・採用企業・基板メーカー・生産能力・歩留まりが公式資料で確認できなかったこと | 計画であり、実績ではない。公式の一次情報（Intelの発表・技術資料・論文の要旨）では確認できなかったため記載していない。報道の量産時期・顧客名・歩留まりは使っていない | 未確定／将来 |
| EMIBの微細配線を「シリコンの工場」に、基板を「置く・包む・つなぐ」に分業しているという整理。EMIB（TSVなし）では電源がブリッジの周囲を通るという整理。TSVを開けられるようになった理由が未公表であること。3つの「ずれ」（厚み・位置・膨張）への整理。コストの重心が大判の有機パネルへ移るという読み取り。ブリッジが薄いほど応力が低いという解析と、TSV入りのブリッジの厚みの関係。最初の製品が確認できないこと。120 mm × 180 mmの報道値を使わなかったこと | 公表内容にもとづく本記事の整理・解説。Intelや各機関が表明した見解ではない | 解説 |
| 図1・図3・図4・図5・図6が、実際の観察像や設計図ではなく説明のための作図であること。ヒーロー画像と図2がAI生成イメージであること | 本記事による注記 | 解説 |
最終更新：2026年10月2日／出典は一次情報（Intelの技術資料・ブログ・プレスリリース・ニュースルーム、Alteraの発表、IEEEの論文の要旨、Intelの公開特許、AmkorとJEDECの公式ページ）に限定しています。 IEEEの論文は有料のため、本稿は要旨とIntelの解説記事の範囲で記述し、論文本文の数値は確認していません。 構造の整理や材料設計上の読み取りを含むため、それらは「解説」として出典付きの事実と区別しています。 EMIB-Tの量産開始時期、採用企業・製品名、ブリッジの寸法・TSVの仕様、歩留まり、基板メーカー、生産能力は、公式の一次情報で確認できなかったため記載していません。 特許の記述は、課題と実施例の説明であり、現在の量産工程そのものを示すものではありません。 図はすべて説明用の概念図です。図1・図3・図4・図5・図6はベクター作図、ヒーロー画像と図2はAI生成イメージであり、いずれも実際の断面写真・顕微鏡像・製品の実物を示すものではありません。