TECHNOLOGY EXPLAINER
チップレットとは何か
― なぜ「1枚の大きなチップ」をやめて、分けて繋ぐことにしたのか
半導体は長いあいだ「1枚のシリコンにすべてを載せる」方向へ進んできました。 その前提がいま崩れつつあります。分割と再接続という発想の転換を、初めての方にも、素材・材料の技術者にも分かる形で解説します。
- チップレットとは何か（3行でつかむ）
- なぜ必要になったのか
- 歩留まりの数字で見る「分けたほうが得」な理由
- つなぎ方の4段階：基板・ブリッジ・インターポーザ・3D積層
- UCIe ― チップレットの「共通規格」
- 素材技術者の視点：ABF・アンダーフィル・反り・熱
- 実際の製品例
- 課題：テスト・設計・熱
- これから（ガラス基板・UCIe-3D）
- 用語集／参考資料／出典対応表
事実＝規格文書またはメーカーの公表資料に記載のある値（出典リンクあり）
本稿の計算＝明示した仮定をもとに本記事が算出した値
未確定／将来＝開発中・検討段階であり、確定仕様や量産実績ではない事項
1. チップレットとは何か（3行でつかむ）
チップレット（chiplet）とは、 「本来1枚のチップに作り込むはずだった機能を、複数の小さなダイに分けて作り、1つのパッケージの中で繋ぎ直したもの」です。
- 分ける：演算・入出力・メモリなど、役割ごとに別々のダイとして製造する
- 選ぶ：ダイごとに最適な製造プロセスを選べる。すべてを最先端ノードで作る必要がなくなる
- 繋ぐ：パッケージの中で、数µm〜数百µmという極めて短い距離で高密度に接続する
似た言葉に「SoC（System-on-Chip）」があります。SoCが1枚のシリコンにすべてを載せる思想であるのに対し、 チップレットはあえて分けて、パッケージで統合する思想です。両者は対立する概念というより、 統合の場所がシリコン上からパッケージ上へ移った、と理解するのが正確です。
2. なぜ必要になったのか
理由1：チップを大きくできない ― レチクル限界
半導体は、露光装置でマスクの像をウェハに転写して作ります。この一度に転写できる面積には上限があり、 これをレチクル限界と呼びます。TSMCはCoWoSの説明で、インターポーザ面積の基準を 「1レチクル（約830 mm²）」と表記しています事実 （TSMC）。
つまり、どれだけ設計を工夫しても、1枚のダイは概ね800〜860 mm²程度より大きく作れません。 AIアクセラレータが要求する演算能力は、この面積の中にはもう収まらなくなりました。
理由2：大きいほど歩留まりが落ちる
ウェハ上の欠陥はランダムに発生します。ダイが大きいほど、そのダイが欠陥を踏む確率は高くなります。 面積が2倍になれば不良率はおおむね2倍以上に悪化し、1つの微小な欠陥のために800 mm²のシリコンを丸ごと捨てることになります。 これは次章で数字にして確かめます。
理由3：全部を最先端ノードで作る意味がない
最先端プロセスへの微細化で大きく得をするのは、主に演算回路です。 一方、外部とやりとりする入出力回路やアナログ回路は、微細化しても比例して小さくならず、性能も伸びにくい。 それでも1枚もののSoCでは、恩恵の小さい回路まで最先端ノードの高い単価を払って作ることになります。
AMDは、EPYCプロセッサについて「演算ダイと入出力ダイを分離するモジュラー構成」を採用していると説明しています事実 （AMD）。 役割ごとにプロセスを選べることが、チップレットの実利です。
レチクル限界で「これ以上大きくできない」、歩留まりで「大きくすると捨てる量が増える」、 経済性で「全部を最先端で作る必要がない」。この3つが同時に効いてきたために、 分割という選択が、妥協ではなく合理的な設計解になった——これがチップレットの背景です。
3. 歩留まりの数字で見る「分けたほうが得」な理由
感覚的な説明にとどめず、計算してみます。ここでは最も基本的なポアソンモデルを使います。
以下はすべて本稿の計算です。欠陥密度 D＝0.1個/cm² は本稿が置いた仮定値であり、 特定のファウンドリの実績値ではありません。実際の歩留まりモデルはポアソンより複雑で（Murphyモデル等）、 各社は欠陥密度を公表していません。絶対値ではなく、面積による傾向を読み取るための計算として扱ってください。
「良品1個あたりに投入するシリコン面積」で比べる
よくある誤解は「分割すれば歩留まりが上がって得になる」という説明です。これは半分しか正しくありません。 800 mm²を200 mm²×4個に分けても、4個すべてが良品である確率は 0.82⁴ ≒ 0.45 で、1枚ものと変わりません。
本当の違いは、不良が出たときに捨てる量です。チップレットなら、良品のダイだけを集めて組み立てられます。
| 方式 | ダイ面積 | 歩留まり | 良品1個を得るための投入面積 |
|---|---|---|---|
| モノリシック（1枚もの） | 800 mm² | 44.9% | 17.8 cm² |
| チップレット（200 mm² × 4個） | 200 mm² × 4 | 81.9%（1個あたり） | 9.8 cm² |
いずれも本稿の計算。投入面積＝面積÷歩留まり。チップレット側は 2 cm² ÷ 0.819 × 4個 で算出。
同じ製品を1つ作るために必要なシリコンが、17.8 cm²から9.8 cm²へ、およそ45%減る計算になります。 これがチップレットの経済的な根拠です。
チップレット化によって新たに発生するコストがあります。ダイ間をつなぐ配線層やインターポーザの費用、 組み立て前に各ダイを検査するテスト費用（KGD）、ダイ間通信に使う回路と消費電力、 そしてパッケージ全体が大きくなることによる歩留まり低下です。 上の45%は、あくまでシリコン面積だけを見たときの数字であることを明確にしておきます。
4. つなぎ方の4段階：基板・ブリッジ・インターポーザ・3D積層
チップレットの技術的な中身は、実のところ「ダイとダイをどれだけ細かく繋げるか」に集約されます。 接続の細かさは、バンプピッチ（接続点の間隔）で表されます。
| 方式 | 代表例 | バンプピッチ | 特徴 | 出典 |
|---|---|---|---|---|
| (a) 有機基板に直付け | UCIe Standard Package想定 | 100〜130 µm | 到達距離10〜25 mm。安価だが本数が稼げない | UCIe |
| (b) シリコンブリッジ | Intel EMIB（第2世代） | 55 µm → 45 µm | 基板の必要箇所にだけシリコン片を埋め込む | Intel |
| (c) インターポーザ | TSMC CoWoS／UCIe Advanced Package想定 | 25〜55 µm | 到達距離2 mm未満。全面シリコンで面積コストが大きい | UCIe／TSMC |
| (d) 3D積層（ハイブリッドボンディング） | Intel Foveros Direct 3D／TSMC SoIC | 10 µm以下 | はんだを介さず銅を直接接合。密度は従来比最大10倍 | Intel／TSMC |
すべて事実。出典は末尾の一覧を参照。IntelはFoveros Direct 3Dについて「従来のマイクロバンプ比で最大10倍の接続密度」と説明しています。
5. UCIe ― チップレットの「共通規格」
チップレットには、もうひとつ壁があります。他社製のダイと繋がらないという問題です。 各社が独自方式で繋いでいるかぎり、チップレットは自社製品の中だけの話にとどまります。
これを解決するために策定されたのがUCIe（Universal Chiplet Interconnect Express）です。 ダイ間接続の物理層・プロトコル・ソフトウェアスタックを標準化するもので、 2022年3月2日にUCIe 1.0仕様とともにコンソーシアム設立が発表されました事実。
| 版 | 公表 | 主な内容 |
|---|---|---|
| UCIe 1.0 | 2022年3月 | ダイ間接続の物理層・プロトコル・ソフトウェアモデル・適合試験を標準化 |
| UCIe 1.1 | 2023年8月 | 新しいバンプマップにより低コストなパッケージに対応 |
| UCIe 2.0 | 2024年8月 | 3Dパッケージングに対応。データレート32 GT/s |
| UCIe 3.0 | 2025年8月 | 48／64 GT/sへ倍増。サイドバンド到達距離を最大100 mmへ拡張 |
すべて事実（UCIe Consortium公表資料）。
3つのパッケージ想定
UCIeは、実装方式に応じて3つのプロファイルを定義しています事実。
| プロファイル | バンプピッチ | 到達距離 | データレーン数 |
|---|---|---|---|
| Standard Package（UCIe-S） | 100〜130 µm | 10〜25 mm | 16 |
| Advanced Package（UCIe-A） | 25〜55 µm | 2 mm未満 | 64 |
| UCIe-3D | 10〜25 µm 〜 1 µm以下 | 積層（3D） | ― |
UCIeが定着すれば、A社の演算ダイとB社の入出力ダイを同じパッケージに載せることが現実的になります。 基板実装におけるPCI Expressのような役割を、パッケージの内部で果たそうとしている、と考えると分かりやすいと思います。
6. 素材技術者の視点：ABF・アンダーフィル・反り・熱
ここまでの話を材料の側から読み替えると、チップレットは 「基板材料・接合材料・封止材料に、これまでなかった水準を要求する技術」です。
(1) パッケージ基板 ― ABFという日本発の基幹材料
チップレットを載せる有機基板の層間絶縁材料として、事実上の標準になっているのが ABF（味の素ビルドアップフィルム）です。 味の素は、1999年に大手半導体メーカーに採用され、主要なパソコンのほぼ100%で使われていると説明しています事実 （味の素）。
材料としては、エポキシ樹脂・硬化剤・無機フィラーを組み合わせた処方で、 レーザー加工と表面への直接銅めっきによって、マイクロメートル単位の回路を形成できると説明されています事実。
絶縁材料に求められる性質が、同時に3方向へ引っ張られています。 (a) 配線を細くするには、フィラーを微細化し樹脂表面を平滑にしたい。 (b) めっき密着性を得るには、表面を粗化したい——(a)と正面から衝突します。 (c) 高速信号のためには誘電率と誘電正接を下げたいが、低誘電な樹脂ほど密着性と耐熱性で不利になりがちです。
ここに(d) 大面積化に伴う低反り・低熱膨張が加わります。チップレット化でパッケージが大型化するほど、 この連立条件は厳しくなります。チップレットの限界を決めているのは、しばしばシリコンではなく基板材料の側です。
(2) アンダーフィル ― ピッチ微細化が突きつける物理的な壁
ダイと基板の隙間には、応力を緩和しバンプを保護するためにアンダーフィル樹脂を充填します。 ところがバンプピッチを細かくするほど、隙間も狭くなり、樹脂が毛細管現象で流れ込まなくなります。 ボイド（気泡）が残れば、そこが熱の断絶点になり、剥離の起点にもなります。
接続ピッチが100 µm級から10 µm以下へ向かう流れ（図6）は、材料の側から見れば 「流し込む方式が使えなくなっていく過程」でもあります。 ハイブリッドボンディングがはんだバンプを廃して銅を直接接合する方向へ進んでいるのは、 性能上の要求と同時に、この充填の限界が背景にあります。
(3) 反り（warpage）― 大型化がそのまま効いてくる
チップレットは、パッケージを大型化させます。シリコン、銅、エポキシ樹脂、有機基板は それぞれ熱膨張係数が異なるため、加熱と冷却のたびに反りが発生します。 反り量はパッケージ寸法におおむね比例して大きくなるため、大型化は反りの問題を直接悪化させます。
Intelはガラス基板について、「従来の有機基板ソリューションを制限している反りの問題を劇的に低減する」と説明しています事実。 裏を返せば、反りは現行の有機基板における律速要因のひとつだと、メーカー自身が認めていることになります。
(4) 熱 ― ダイごとに発熱密度が違う
モノリシックSoCと違い、チップレットでは1つのパッケージの中に発熱密度の異なるダイが同居します。 演算ダイは高温になり、入出力ダイは相対的に低温にとどまる。この温度差が、面内の応力分布をさらに複雑にします。 放熱材（TIM）の厚みばらつきや、ダイ高さの差をどう吸収するかも、実装材料側の課題になります。
7. 実際の製品例
| 時期 | 製品 | 公表されている構成 |
|---|---|---|
| 2019年8月 | AMD 第2世代EPYC（7002シリーズ） | 最大64個の「Zen 2」コアを7nmプロセスで実装したチップレット設計 |
| ― | AMD EPYC（現行世代） | 演算ダイ（CCD）と入出力ダイ（IOD）を分離するモジュラー構成。Infinity Fabricで接続 |
| ― | Intel Data Center GPU Max シリーズ | EMIBとFoverosを組み合わせたEMIB 3.5D。1,000億個超のトランジスタ、47個のアクティブタイル、5種類のプロセスノード |
すべて事実（AMD／Intel公表資料）。
Intelの「47タイル・5ノード」という数字は、チップレットという発想が行き着いた先を端的に示しています。 1つの製品が、5つの異なる製造プロセスで作られた47個の部品からできている—— これはもはや「チップ」ではなく、パッケージという名の基板に載ったシステムです。
8. 課題：テスト・設計・熱
(1) テスト ― 組み立てる前に良品を見分けられるか
チップレットの利点は「良品のダイだけを集められる」ことにありました。 これは裏返すと、組み立て前に各ダイの良否を確実に判定できなければ、利点そのものが成立しないということです。 不良ダイを1つ混ぜて組み立ててしまえば、他の良品ダイもろともパッケージ全体が無駄になります。 段数・個数が増えるほど、この判定精度の要求は厳しくなります。
(2) 設計 ― 分割の線をどこに引くか
どの機能をどのダイに割り当てるかは、性能・コスト・消費電力のすべてに効きます。 ダイをまたぐ通信は、同一ダイ内の配線より遅く、電力も食う。 分割しすぎれば通信のオーバーヘッドが利点を食い潰します。
(3) 熱と機械応力
第6章で述べたとおりです。大型化・高密度化・発熱の不均一という3つが同時に進むため、 材料と構造の側が性能の上限を決める場面が増えています。
9. これから
ガラス基板：Intelは2023年9月、次世代の先端パッケージング向けガラス基板を発表しました事実。 配線密度10倍の可能性、パターン歪み50%低減、リソグラフィの焦点深度に有利な超平坦性、 そして反りの大幅低減を挙げ、本ディケードの後半に市場投入する計画としています。
UCIe-3D：ハイブリッドボンディングを前提に、1 µm以下のピッチまでを想定範囲に含めています事実。
ガラス基板の量産時期、歩留まり、コストは本稿の調査時点で公表されていません未確定／将来。 また、ハイブリッドボンディングが有機基板実装を置き換えるのか、用途ごとに併存するのかも定まっていません。 ロードマップ上の目標値と、量産実績とを混同しないことが重要です。
10. 用語集
- チップレット
- 機能を分割した小さなダイ。複数個を1つのパッケージに統合して使う。
- モノリシック
- すべての機能を1枚のシリコンダイに作り込む従来の方式。
- ダイ
- ウェハから切り出した個々のシリコンチップ。
- レチクル限界
- 露光装置が一度に転写できる最大面積。1枚のダイの上限を決める。
- 歩留まり
- 製造したうち良品となる割合。ダイ面積が大きいほど低下する。
- KGD
- Known Good Die。組み立て前に良品と確認済みのダイ。
- バンプピッチ
- 接続点の間隔。小さいほど多くの配線を通せる。
- UCIe
- Universal Chiplet Interconnect Express。ダイ間接続の業界標準規格。
- EMIB
- Intelの方式。有機基板の必要箇所にだけシリコン製のブリッジを埋め込む。
- Foveros
- Intelの3D積層技術。Foveros Direct 3Dはハイブリッドボンディングを用いる。
- CoWoS
- TSMCの2.5D実装技術。シリコンインターポーザ上にダイを並べる。
- SoIC
- TSMCの3D積層技術。バンプを介さない接合で、ピッチは10 µm未満から。
- インターポーザ
- ダイを載せる中間基板。シリコン製では微細配線で多数の接続が可能。
- ABF
- 味の素ビルドアップフィルム。パッケージ基板の層間絶縁材料。
- アンダーフィル
- ダイと基板の隙間を埋める樹脂。応力緩和とバンプ保護を担う。
- ハイブリッドボンディング
- はんだバンプを使わず、銅と絶縁膜を直接接合する方式。
11. 参考資料（一次情報）
- UCIe Consortium「Specifications」 — uciexpress.org
- UCIe Consortium「UCIe Consortium Introduces 3.0 Specification With 64 GT/s Performance and Enhanced Manageability」2025年8月5日 — businesswire.com
- UCIe Consortium「UCIe Consortium Releases 2.0 Specification Supporting Manageability System Architecture and 3D Packaging」2024年8月6日 — businesswire.com
- UCIe Consortium「UCIe Consortium Releases its 1.1 Specification」2023年8月8日 — businesswire.com
- UCIe Consortium「Leaders in Semiconductors, Packaging, IP Suppliers, Foundries, and Cloud Service Providers Join Forces to Standardize Chiplet Ecosystem」2022年3月2日 — businesswire.com
- Intel「Advanced Packaging Innovations」 — intel.com
- Intel「Foveros Direct 3D Technology Brief」 — intel.com（PDF）
- Intel「Intel Unveils Industry-Leading Glass Substrates to Meet Demand for More Powerful Compute」2023年9月 — newsroom.intel.com
- Intel「In Glass, a View to the Future of Powerful Chips」2023年11月16日 — newsroom.intel.com
- TSMC「CoWoS」技術ページ — 3dfabric.tsmc.com
- TSMC「TSMC-SoIC」技術ページ — 3dfabric.tsmc.com
- AMD「2nd Gen AMD EPYC Processors Set New Standard for the Modern Datacenter」2019年8月7日 — ir.amd.com
- AMD「AMD EPYC Server CPUs Features and Technologies」 — amd.com
- 味の素「ABF」イノベーションストーリー — ajinomoto.co.jp
12. 主張と出典の対応表（監査）
最終更新：2026年9月20日／出典は一次情報（規格団体の公表資料、メーカー公式発表・技術ページ）に限定しています。 図はすべて説明用の概念図です。図3・図6は数値を正確に保つためのベクター作図、その他はAI生成イメージです。AI生成図は実際の製品写真・断面写真・寸法比・解析結果を示すものではありません。