主要成果
TSMCは、AIチップの需要急増によって顕在化したCoWoS（Chip-on-Wafer-on-Substrate）パッケージングの容量ボトルネックを打破するため、CoPoS（Chip-on-Panel-on-Substrate）という革新的なパネルレベルパッケージング（PLP）技術のパイロットラインを台湾VisEraの龍潭工場で立ち上げました。この新技術は、310x310mmの長方形ガラス基板を使用し、2028年後半から2029年の量産開始を目指しており、AIチップの性能とコスト効率を大幅に向上させる可能性を秘めています。
技術・臨床詳細
- CoWoSの限界とPLPの利点: 現在のCoWoS技術は12インチウェハーの物理的限界に制約されており、これがAIチップの生産能力とウェハーレベルパッケージング機器の容量を制限する主要なボトルネックとなっています。これに対し、PLPはウェハーの数倍の生産量を提供し、既存のディスプレイパネル生産ラインを再利用することで、迅速な容量拡張を可能にします。CoPoSは、3.3倍以上のマスクサイズを超えるチップパッケージング領域において、性能とコストのボトルネックを克服するための鍵となる技術です。
- CoPoSの技術的特徴: CoPoSは、ガラス基板、PVD（物理気相成長）、およびミクロンレベルの回路精度を実現するパネルレベルリソグラフィーを採用しています。さらに、反り制御された低応力プラスチックパッケージングにより、大規模なダイを効率的にタイル化し、高密度な統合を実現します。これにより、HPC（高性能コンピューティング）、5G/6G、AIチップといった次世代アプリケーションの厳しい要件に対応できます。
- TSMCの戦略と市場への影響: TSMCのCoWoS容量は2027年末まで主要顧客（Nvidia, AMD, Googleなど）で完全に予約されており、この供給制約がCoPoS開発の強力な推進力となっています。TSMCのCoPoSは、IntelのEMIB（Embedded Multi-die Interconnect Bridge）のような競合技術に対抗し、より効率的に大規模AIダイをタイル化することを目指しています。台湾のサプライチェーン、特にInnolux、AUO、TPK-KYといった企業も、方形ガラス基板とTGV（Through-Glass Via）技術を用いたファンアウトパネルレベルパッケージング（FOPLP）を開発しており、CoPoS導入への準備を進めています。
背景・業界文脈
AIの爆発的な成長は、半導体業界に前例のない需要をもたらしています。特に、AIアクセラレーターは、より多くのコア、HBMスタック、そしてより大きなパッケージサイズを必要とし、既存のパッケージング技術では対応しきれない状況が生じています。CoWoSはこれまで先進パッケージングのデファクトスタンダードでしたが、そのウェハーベースの特性が、特に大規模ダイの生産効率とコストにおいて限界を迎えています。このような背景から、PLPはチップレットアーキテクチャやHBMスタックを統合した大型アクセラレーターに対応するための次世代ソリューションとして注目されています。
今後の展望
TSMCのCoPoSが2028-2029年に量産段階に入れば、AIチップの製造エコシステムに大きな変化をもたらすでしょう。これにより、既存のCoWoSの供給制約が緩和され、より多くのAIチップが市場に供給される可能性が高まります。また、Intelが中国のLens Technologyとガラス基板ベースの先進パッケージングで提携し、2027年後半の量産を目指していることからも、ガラス基板を用いたPLP技術は業界全体の主要な競争領域となることが予想されます。この技術は、AI時代の半導体製造において、性能、コスト、生産効率の面で新たな基準を確立し、市場競争を激化させる要因となるでしょう。
元記事: https://eu.36kr.com/en/p/3916013244558981
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