TECHNOLOGY EXPLAINER
スタッキング（積層）とは何か
― なぜ「横に並べる」のをやめて、縦に積むのか
チップを縦に重ねる。言葉にすれば単純ですが、そこには 「配線を100分の1に縮める」という明確な狙いと、 「厚さ5µmまで削る」という極端な加工が伴います。
- スタッキングとは何か（3行でつかむ）
- なぜ縦に積むのか ― imecが挙げる3つの理由
- 横に並べるのと、縦に積むのは何が違うのか
- 積層の「細かさ」には8桁の幅がある
- 積むために必要なこと ― 薄化
- 素材技術者の視点：薄くすることの代償
- 積層が生む最大の問題 ― 熱
- 課題
- 用語集／参考資料／出典対応表
事実＝研究機関・メーカーの公表資料に記載のある値（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝研究段階・計画であり、量産実績が確認できていない事項
1. スタッキングとは何か（3行でつかむ）
スタッキング（stacking／積層）とは、 「複数のチップを、平面に並べるのではなく、縦方向に重ねて接続すること」です。
- 何を積むか：同じ種類（DRAM同士＝HBM）も、違う種類（メモリの上にロジック）もある
- どうつなぐか：チップを貫通する電極（TSV）や、面どうしの直接接合で縦に結ぶ
- 何のために：配線を短くし、面積を節約し、帯域を上げるため
「HBM」編はメモリを積む話、「ハイブリッドボンディング」編は積むための接合方法の話でした。 本記事は「積む」という行為そのものを扱います。 なぜ積むのか、どこまで細かく積めるのか、積むために何を犠牲にしているのか——その3点です。
2. なぜ縦に積むのか ― imecが挙げる3つの理由
imecは、3D ICスタッキングの動機を次の3つとして整理しています事実 （imec）。
| 理由 | imecの説明 |
|---|---|
| ① メモリの壁を崩す | プロセッサとメモリのあいだにより短い経路を提供する |
| ② 機能を増やす | サイズに制約のあるICで、機能を高める |
| ③ 歩留まりを上げる | 大規模で複雑なシステムの歩留まりを改善する |
また、サブシステムごとに異なるプロセス技術を使い、設計コストと歩留まりを最適化できる点も挙げられています事実。
3. 横に並べるのと、縦に積むのは何が違うのか
最も本質的な差は、チップ間の距離です。
配線が長いほど、抵抗と容量が増え、信号は遅く、鈍ります。 それを補うには送信側の回路を強力にするしかなく、消費電力が増えます。
AMDは3D V-Cache技術について、銅同士の直接接合によるバンプレス構成により、 オンパッケージの2Dチップレット比で200倍以上の接続密度、 はんだバンプを使う3D技術比で15倍以上の接続密度、そして 接続あたりのエネルギー効率で3倍以上を実現したと公表しています事実 （AMD）。 「短くする」ことが、そのままエネルギー効率になって返ってきています。
4. 積層の「細かさ」には8桁の幅がある
「積層」と一言で言っても、どれだけ細かいピッチでつなぐかによって、まったく別の技術になります。 imecは、この幅がおよそ8桁（8オーダー）に及ぶと整理しています事実 （imec）。
「現在の量産はおよそ30 µmピッチで飽和している」——imecはそう述べています事実。
つまり、図の右半分（30 µm以上）がすでに実用化された世界、 左半分（数µm以下）がこれから越えていく世界です。 そしてその境界にあるのが、はんだを捨てて銅を直接つなぐハイブリッドボンディングでした （「ハイブリッドボンディング」編で詳述）。
積層技術の進歩とは、この図の上で左へ移動していくことだと言えます。
5. 積むために必要なこと ― 薄化
縦に積むには、1つ避けて通れない前提があります。チップを薄くすることです。
理由は2つあります。①積んだ全体の高さがパッケージに収まらなければならないこと。 そして②表裏を貫く電極（TSV）を通すには、貫くべき厚みが薄いほど有利であることです。
どこまで薄くできるのか
ディスコは、薄仕上げ研削の事例としてφ300 mmのシリコンウェハを厚さ5 µmまで研削した例を示しています事実 （ディスコ）。
直径と厚さの比は6万倍です本稿の計算。 厚さ0.09 mmのコピー用紙を同じ比率にすると、直径5.4 mの円盤になります本稿の計算。 それを割らずに運び、貼り合わせる——薄化とは、そういう世界です。
TAIKOプロセス ― 外周を残すという発想
薄いウェハをどう扱うか。ディスコのTAIKOプロセスは、この問題に構造で答えています。
同社の説明によれば、TAIKOプロセスとは 「ウェーハを研削する際、ウェーハ最外周のエッジ部分（約3 mm程度）を残し、その内周のみを研削して薄化する技術」です事実 （ディスコ）。
薄くしたいのに、外周3 mmだけは削らない。一見すると中途半端な処理に見えます。 しかしこのリムが刺繍の枠のように働いて、薄い中央部の形を保ちます。
材料を強くするのでも、装置を精密にするのでもなく、形状で解いている—— 加工技術の巧さが出ている例です。
6. 素材技術者の視点：薄くすることの代償
薄化は、単に「削る」だけの工程ではありません。削ることで材料の性質が変わります。
(1) 強度が落ちる
ディスコは、「薄化により機械的強度が下がり非常に割れやすくなっているウェーハ」をいかに安全に扱うかがポイントだとしています事実。
(2) エッジが凶器になる
同社は、「ウェーハを薄くするとこのRエッジ部分がシャープな形状となり、機械的強度が非常に弱くなります」 と説明し、「チッピングが発生しウェーハ破損の原因となります」としています事実。 対策としてエッジトリミングプロセスが挙げられています。
シリコンウェハの外周は、欠けを防ぐために断面がR（丸み）に加工されています。 ところが上から削って薄くすると、その丸みの下半分だけが残り、刃物のように尖ってしまう。 割れ防止のための形状が、薄化によって割れの原因に反転する—— この構造的な皮肉が、エッジトリミングという工程が存在する理由です。
(3) 削った面にダメージが残る
研削した面には、加工による破砕層が残ります。ディスコは、 「この破砕層を除去することで、チップ抗折強度をより一層向上させるストレスリリーフ技術」として、 ドライエッチングとドライポリッシングを挙げています事実。
機械的に削れば速いが、傷が残る。傷が残れば、そこから割れる。 だから削ったあとに、化学的・機械的に表面を整え直す。
これは「ハイブリッドボンディング」編で見たCMPの話と同じ構図です。 接合する面も、薄化した面も、最後は「どれだけきれいな面を作れるか」に帰着します。 積層技術の実体は、面をつくる技術の積み重ねだと言えます。
7. 積層が生む最大の問題 ― 熱
積層には、避けられない副作用があります。熱の逃げ場が減ることです。
平面に並べていれば、それぞれのチップが上から冷却器に接します。 積み上げれば、下の層は上の層に蓋をされます。
ここに一段複雑な事情があります。薄くすることは、熱に対して有利でもあり不利でもあります。
有利な面：層が薄いほど、縦方向には熱が通り抜けやすくなります（距離が短いため）。
不利な面：層が薄いほど、横方向に熱を広げる断面積が減ります。
局所的に熱い場所ができても、面内に拡散させて薄めることができません。
つまり薄化は、熱を「通す」には効くが、「散らす」には逆効果です（本記事による解説です）。 積層設計における熱の難しさは、この二面性から来ています。
構造で答えた例 ― AMD 第2世代3D V-Cache
AMDは第2世代の3D V-Cacheで、キャッシュダイを演算コアの下に移し、 コアが直接クーラーに接するよう設計を反転させました事実。 同社は「チップが低温で動作すれば、より速く動作できる」とし、 Ryzen 7 9850X3Dは前世代比でブーストクロックが400 MHz向上したと公表しています事実 （AMD）。
回路も、接合方法も、プロセスも変えずに、上下を入れ替えただけで400 MHz。 積層では「何を積むか」と同じくらい「どの順で積むか」が効きます。 そしてその判断基準は、性能ではなく熱でした。
8. 課題
(1) 歩留まりの掛け算
「HBM」編でも述べたとおり、積層では1枚の不良がスタック全体の不良になります。 段数が増えるほど、すべてが良品である確率は下がります。
(2) 積む前に良否が分からない
その対策は積む前に各ダイを検査することですが、 薄化した極薄のダイを、傷つけずに検査すること自体が難しくなります。
(3) 応力
薄いダイを重ね、封止し、加熱・冷却を繰り返す。 熱膨張の異なる材料が何層も重なるほど、応力の計算は複雑になります。
(4) ピッチ微細化の壁
第4章で見たとおり、量産はおよそ30 µmピッチで飽和しているとimecは述べています事実。 研究段階では数µm以下が実証されていますが、 清浄度・位置合わせ・設備という3つの条件を量産水準で同時に満たすことが課題として残っています （「ハイブリッドボンディング」編で詳述）。
9. 用語集
- スタッキング
- チップを縦方向に重ねて接続すること。3D実装の中核。
- 2.5D
- チップを平面に並べ、共通の土台で接続する方式。
- 3D
- チップを縦に積み重ねて接続する方式。
- TSV
- シリコン貫通電極。積層したチップを縦に結ぶ。
- 薄化（バックグラインド）
- ウェハの裏面を研削して薄くする工程。
- TAIKOプロセス
- 外周約3 mmのリムを残して内周だけを薄化する加工法。
- エッジトリミング
- 薄化前にウェハ外周のR部分を除去し、鋭利化を防ぐ工程。
- 破砕層
- 研削によって表面付近に残る加工ダメージ層。
- ストレスリリーフ
- 破砕層を除去して強度を回復させる処理。ドライエッチングなど。
- 抗折強度
- 曲げに対する強さ。薄いチップでは特に重要。
- D2W
- Die-to-Wafer。個片化したダイをウェハ上に接合する方式。
- W2W
- Wafer-to-Wafer。ウェハ同士を貼り合わせる方式。
- ピッチ
- 接続点の間隔。小さいほど多くの接続を通せる。
- メモリの壁
- 演算性能に対してメモリからのデータ供給が追いつかない問題。
- 3D V-Cache
- AMDの技術。キャッシュダイを演算ダイに積層する。
10. 参考資料（一次情報）
- imec「3D integration: IC stacking to extend scaling」 — imec-int.com
- imec「A view on the 3D technology landscape」 — imec-int.com
- imec「imec demonstrates die-to-wafer hybrid bonding with Cu interconnect pad pitch of 2µm」2024年5月29日 — imec-int.com
- ディスコ「薄仕上げ研削」 — disco.co.jp
- ディスコ「TAIKOプロセス」 — disco.co.jp
- AMD「AMD 3D V-Cache™ Technology」 — amd.com
11. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| 3Dスタッキングの3つの動機（プロセッサとメモリの経路短縮、サイズ制約下での機能向上、大規模システムの歩留まり改善）、サブシステムごとに異なるプロセスを使える | imec 3D integrationページ［参考資料 1］https://www.imec-int.com/en/expertise/cmos-advanced/connect/3d-integration | 事実 |
| 接続ピッチの階層：パッケージ積層はmm級、2.5D・チップレットは量産が約30 µmで飽和、Snマイクロバンプは7 µm実証・5 µmへ、D2Wハイブリッドボンディングは3 µmまで、W2Wは700 nm・500 nm目標、トランジスタ積層は100 nm未満。全体で約8桁の幅 | imec「A view on the 3D technology landscape」［参考資料 2］https://www.imec-int.com/en/articles/view-3d-technology-landscape | 事実 |
| D2Wハイブリッドボンディングで2 µmピッチの実証 | imec プレスリリース（2024/5/29）［参考資料 3］https://www.imec-int.com/en/press/imec-demonstrates-die-wafer-hybrid-bonding-cu-interconnect-pad-pitch-2mm | 事実 |
| φ300 mmシリコンウェハを厚さ5 µmまで研削した例 | ディスコ「薄仕上げ研削」［参考資料 4］https://www.disco.co.jp/jp/solution/library/grinder/thin.html | 事実 |
| 薄化で機械的強度が下がり割れやすくなること、薄化でRエッジがシャープになり強度が弱くなりチッピングが破損原因になること、エッジトリミングが対策であること、破砕層除去によるストレスリリーフ（ドライエッチング・ドライポリッシング）でチップ抗折強度を向上させること | ディスコ「薄仕上げ研削」［参考資料 4］https://www.disco.co.jp/jp/solution/library/grinder/thin.html | 事実 |
| TAIKOプロセスは外周約3 mmを残して内周のみを研削する技術。効果は反り低減・強度向上・ハンドリング容易・エッジチッピングゼロ・高温プロセス後のアウトガスなし・パーティクル持ち込み低減 | ディスコ「TAIKOプロセス」［参考資料 5］https://www.disco.co.jp/jp/solution/library/grinder/taiko_process.html | 事実 |
| AMD 3D V-Cache：2D比200倍超・はんだバンプ3D比15倍超の接続密度、接続エネルギー効率3倍超。第2世代はキャッシュを下に移しコアを冷却器側へ。Ryzen 7 9850X3Dはブーストクロック400 MHz向上 | AMD 製品技術ページ［参考資料 6］https://www.amd.com/en/products/processors/technologies/3d-v-cache.html | 事実 |
| 直径300 mm・厚さ5 µmの比は6万倍。厚さ0.09 mmの紙を同比率にすると直径5.4 m | 300÷0.005、0.09×60,000 による算出 | 本稿の計算 |
| 横に並べると数mm、縦に積むと数十µm、およそ100分の1 | 代表的なオーダーにもとづく本稿の概算。特定製品の値ではない | 本稿の計算 |
| 薄化は縦方向の熱伝導には有利だが横方向の熱拡散には不利であること、ウェハ外周のRが薄化で鋭利化すること、積層で歩留まりが掛け算になること | 物理・材料工学上の一般的な関係にもとづく解説。特定の数値主張は行っていない | 解説 |
最終更新：2026年9月20日／出典は一次情報（研究機関・メーカーの公式資料および製品技術ページ）に限定しています。 図はすべて説明用の概念図です。図2は公表値と対数目盛を正確に保つためのベクター作図、それ以外はAI生成イメージです。AI生成図はいずれも実際の構造・寸法比・温度分布を正確に表すものではありません。