TECHNOLOGY EXPLAINER
インターコネクトとは何か
― 距離が変われば、つなぎ方も材料も変わる
1ビットのデータは、チップの中の数マイクロメートルの配線から、 装置と装置をつなぐ数メートルの光ファイバまで、7桁にわたる距離を旅します。 その途中で、導体も、絶縁体も、性能を決める物理も、すべて入れ替わります。 インターコネクトとは、この階層の全体を指す言葉です。
- インターコネクトとは何か（3行でつかむ）
- 階層の地図 ― 7桁の距離
- 素材技術者の視点①：距離ごとに、律速するものが違う
- 密度で測る ― ピッチが2乗で効く
- TSMCの3本柱 ― 用途で選び分ける
- 素材技術者の視点②：バンプを無くす方向へ
- 課題
- 用語集／参考資料／出典対応表
事実＝各社・団体の公表資料に記載のある内容（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝計画・開発段階であり、量産実績が確認できていない事項
このほか、構造の整理や材料設計上の読み取りは「解説」として区別しています。
1. インターコネクトとは何か（3行でつかむ）
インターコネクト（interconnect）とは、「電気（または光）の信号が通る道」の総称です。 本シリーズの他の記事が個々のつなぎ方を扱ってきたのに対し、この記事は全体の地図を扱います。
- どこからどこまでか：チップ内の配線から、装置と装置をつなぐ光ファイバまで
- 何が違うのか：距離、断面寸法、導体材料、絶縁材料、損失の原因
- 何で測るのか：密度（何本通せるか）、速度、消費電力、到達距離
個々のつなぎ方は、すでに扱っています。この記事はそれらを階層として並べ直します。
- ワイヤ・バンプ・はんだ → 「ボンディング」編・「バンプ」編
- ダイ間の直接接合 → 「ハイブリッドボンディング」編
- パッケージ内の配線 → 「インターポーザ」編・「RDL」編・「ブリッジ」編
- 基板の配線 → 「パッケージ基板」編・「ビア」編
- 光へ → 「Co-Packaged Optics」編
- 標準化（UCIe） → 「チップレット」編
2. 階層の地図 ― 7桁の距離
まず、距離を並べてみます。
3. 素材技術者の視点①：距離ごとに、律速するものが違う
同じ「配線」でも、短いときと長いときでは、性能を決めている物理がまったく違います。
本シリーズで扱ってきた材料の要求を、この3区分に当てはめると、きれいに整理できます。
- とても短い区間：問われるのは接合の品質と密度。 「バンプ」編のUBMと金属間化合物、「ハイブリッドボンディング」編の表面平坦性—— いずれも界面の話で、損失の話ではありません
- 中くらいの区間：問われるのは絶縁体の誘電特性。 「ビルドアップフィルム」編のDf、「ビア」編の表面粗さ—— ここで初めて材料の誘電率と損失が主役になります
- 長い区間：電気をあきらめ、光を通す材料へ。 「CPO」編で見た透過率・耐レーザー性・屈折率整合
同じ「配線材料」という括りでも、求められる物性が別分野になる。 後工程の材料メーカーが扱う品目が広い理由は、ここにあります（本記事による解説）。
4. 密度で測る ― ピッチが2乗で効く
短い区間では、性能を決めるのは何本通せるかでした。 そして通せる本数は、接続点のピッチで決まります。
UCIe Consortiumは、パッケージ方式ごとにプロファイルを定義しており、 UCIe-3Dについては「optimized for hybrid bonding with a bump pitch functional for bump pitches as big as 10-25 microns to as small as 1 micron or less」 （10〜25μmから1μm以下まで機能するバンプピッチで、ハイブリッドボンディングに最適化されている）としています事実。
接続点を格子状に並べたとき、面積あたりの本数はピッチの2乗に反比例します本稿の計算。
- ピッチ 110 μm（UCIe Standard Package の想定）→ 約 83 本/mm²
- ピッチ 45 μm（UCIe Advanced Package の想定）→ 約 494 本/mm²
- ピッチ 10 μm → 10,000 本/mm²
- ピッチ 1 μm（UCIe-3D の下限）→ 1,000,000 本/mm²
110 μm と 1 μm の比は、ピッチで110倍。密度では 110² ＝ 約12,100倍です。
前提：正方格子に隙間なく並べたとした単純計算です。 実際には電源・接地の割り当て、キープアウト領域、テスト用の端子などがあり、このとおりにはなりません。 ピッチの値はUCIeが示すプロファイルの想定値です。
ピッチを半分にすれば密度は4倍。設計者にとっては、これ以上ない投資効率です。 だからピッチを詰める圧力は、常にかかり続けます。
ところが材料の側では、ピッチを半分にしても難しさは4倍では済みません。 本シリーズで見てきたとおりです。
- 「バンプ」編：接合部が小さくなると、金属間化合物の占積率が急に上がる
- 「アンダーフィル」編：隙間が狭くなると、フィラーが入らなくなる
- 「ハイブリッドボンディング」編：表面の平坦性への要求がナノメートル単位になる
- 「テスト」編：針を当てる場所が無くなっていく
設計側の利得は2乗、材料側の負担はそれ以上。 この非対称が、後工程材料の開発に絶え間ない圧力をかけています（本記事による解説）。
5. TSMCの3本柱 ― 用途で選び分ける
TSMC Researchは、チップ間インターコネクトを3本柱で整理しています。 「Silicon interposer, high-density fine-pitch fan-out RDL and bumpless bond are the three pillars of chip-to-chip interconnect on innovative advanced heterogeneous integration technologies (HIT).」事実
そしてそれぞれが、CoWoS・InFO・SoICという統合技術に結びついているとしています事実。
TSMCが挙げる選択基準はPPACC—— Power consumption, Performance, Area (form factor), Cost, Cycle time to market です事実。
注目すべきは、5つのうち2つが技術性能ではないことです。 コストと、市場に出るまでの時間。
だから3本柱は「どれが優れているか」ではなく、「どの用途にどれが合うか」で分かれます。 最高密度のSoIC（バンプレス）がすべてを置き換えないのは、 性能で劣るからではなく、コストと納期が合わない用途があるからです。
本シリーズで繰り返し見てきた「材料は1つに収斂しない」という結論—— ワイヤの4系統、ソケット材料の作り分け、CUFの硬柔両面——は、 この選択基準の構造から来ています（本記事による解説）。
6. 素材技術者の視点②：バンプを無くす方向へ
TSMCが3本柱のひとつに挙げているのが「bumpless bond（バンプレス接合）」です事実。 突起（バンプ）を作らず、平らな面どうしを直接つなぐ。
imecは2026年3月2日、D2W（ダイ・ツー・ウェハ）ハイブリッドボンディングについて、 「direct oxide-to-oxide links between the CMOS die and the package interface」 （CMOSダイとパッケージ界面のあいだの、酸化膜どうしの直接接合）により 「ultra-dense, high-bandwidth chip-to-chip links」を実現するとしています事実。
同時に同社は、ファインピッチRDLのPDKも公開しました。仕様は 「line widths and spaces down to 1.3 microns and microbump pitches as tight as 20 microns」事実。 そしてこれにより、「improve communication speed by up to 40% and reduce energy per bit as much as 15%, on a UCIe-Advanced die-to-die interface」（UCIe-Advancedのダイ間インタフェースで、通信速度を最大40％向上、 1ビットあたりのエネルギーを最大15％削減）できるとしています事実未確定／将来。
本シリーズで追ってきた流れを並べると、方向がはっきりします。
- ワイヤ：金属の線を1本ずつ架ける（「ボンディング」編）
- はんだバンプ：溶かして固める玉（「バンプ」編）
- 銅ピラー：はんだを先端の帽子だけに減らす（「バンプ」編）
- ハイブリッドボンディング：はんだを無くし、Cuと酸化膜だけで接合（「ハイブリッドボンディング」編）
- バンプレス：突起そのものを無くす
つなぐための「余分な材料」を、段階的に削り落としてきた歴史です。 そして削るほど、残った材料への要求は厳しくなります—— はんだが無ければ、寸法のばらつきを吸収してくれるものが無い。 「ハイブリッドボンディング」編で見たCMPの平坦度要求（ナノメートル単位のくぼみ制御）は、 その代償です（本記事による解説）。
一方でimecのRDL PDKが示すのは、有機材料の側もまだ細くなるということです。 L/S 1.3 μm、マイクロバンプピッチ 20 μm事実。 「ファンアウト」編で見た2/2 μmより、さらに細い領域が視野に入っています。 バンプを消す道と、有機材料で細くする道が、並行して進んでいます（本記事による解説）。
7. 課題
(1) 階層のあいだに、変換のコストがある
信号が階層をまたぐたびに、変換が入ります。 チップの配線からバンプへ、バンプから基板配線へ、基板からコネクタへ、電気から光へ。
「CPO」編で見たとおり、NVIDIAは従来方式について 「the data signal must traverse long electrical paths from the switch ASIC to the PCB, connectors and finally into the external transceiver before being converted to an optical signal. This segmented journey incurs substantial electrical loss」と述べています事実。
「segmented journey（区切られた旅路）」——この表現が本質を突いています。 階層の境目こそが損失の発生源です。 だから改善の方向は、階層の数を減らすか、境目を近づけるかのどちらかになります（本記事による解説）。
(2) 電気で粘るか、早く光にするか
Broadcomの公表値では、800Gあたりの光リンク電力が、プラガブル方式で14 W、 CPO方式で5.5 Wとされています事実。
これは「どこで光に変えるか」を数メートルから数センチへ移しただけの差です。 変換そのものの回数は変わっていません。 変えたのは、電気で走る距離だけ——それで電力が6割近く減る（本記事による解説）。
(3) 密度を上げるほど、熱が集まる
接続密度を上げるということは、同じ面積により多くの信号を通すということです。 信号が増えれば、そこで消費される電力も増えます。
TSMCがSoICの特徴に「energy efficient computing systems」を挙げているのは事実、 密度を上げるだけでなく1ビットあたりのエネルギーを下げなければ成立しないからです。 「CoWoS」編・「フリップチップ」編で見た放熱の話は、インターコネクトの密度と表裏一体です（本記事による解説）。
インターコネクトは、本シリーズで扱ってきた技術を1本の軸に並べ直すための言葉です。
- 距離が短いほど：問われるのは密度。ピッチが2乗で効く
- 距離が中くらいなら：問われるのは誘電特性。Dfと表面粗さ
- 距離が長いなら：電気をあきらめ、光を通す材料へ
そして選択の基準は性能だけではありません。TSMCが掲げるPPACCには、 コストと市場投入までの時間が含まれています事実。
だからインターコネクトの技術は1つに収斂しません。 シリコンインターポーザも、ファンアウトRDLも、バンプレス接合も、有機基板も、光も、 それぞれの距離と用途に合った場所を持ち続けます。 材料メーカーにとっては、どれか1つに賭けるのではなく、階層ごとに別の製品を持つことが求められる—— それがこの分野の構造です（本記事による解説）。
8. 用語集
- インターコネクト
- 信号が通る道の総称。チップ内から装置間まで階層がある。
- BEOL
- Back End Of Line。前工程のうち、トランジスタ形成後の配線を作る工程。
- ダイ間接続（D2D）
- Die-to-Die。同じパッケージ内のダイどうしをつなぐこと。
- バンプレス接合
- 突起（バンプ）を作らず、平らな面どうしを直接つなぐ接合。
- ハイブリッドボンディング
- Cuと絶縁膜（酸化膜）を同時に接合する方式（専用記事で詳述）。
- D2W
- Die to Wafer。個片化したダイをウェハへ接合する方式。
- PPACC
- Power consumption, Performance, Area, Cost, Cycle time to market。TSMCが用いる選択基準。
- UCIe
- Universal Chiplet Interconnect Express。ダイ間接続の業界標準（「チップレット」編で詳述）。
- UCIe-S／-A／-3D
- 標準パッケージ向け／先端パッケージ向け／3D積層向けの各プロファイル。
- 接続密度
- 単位面積あたりの接続点数。ピッチの2乗に反比例する。
- 表皮効果
- 周波数が高いほど電流が導体表面に集中する現象。実効的な断面積が減り抵抗が増える。
- 誘電損失（Df）
- 絶縁体の中で電気エネルギーが熱になる割合（「ビルドアップフィルム」編で詳述）。
- pJ/bit
- 1ビットを送るのに要するエネルギー。インターコネクトの効率指標。
- 帯域密度
- 単位長さ・単位面積あたりに通せるデータ量。
- RDL
- Re-Distribution Layer。再配線層（専用記事で詳述）。
- PDK
- Process Design Kit。設計者がその製造プロセスを使うための規則とモデルの一式。
9. 参考資料（一次情報）
- TSMC Research「Interconnect / Off-chip Interconnect」 — research.tsmc.com
- UCIe Consortium「Specifications」 — uciexpress.org
- imec「NanoIC opens access to first-ever fine-pitch RDL and D2W hybrid bonding interconnect PDKs」2026年3月2日 — imec-int.com
- NVIDIA「Scaling AI Factories with Co-Packaged Optics for Better Power Efficiency」技術ブログ — developer.nvidia.com
- Broadcom「TH5 51.2T Bailly CPO (Co-Packaged Optics)」2023年3月（PDF） — docs.broadcom.com
10. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| 「Silicon interposer, high-density fine-pitch fan-out RDL and bumpless bond are the three pillars of chip-to-chip interconnect on innovative advanced heterogeneous integration technologies (HIT).」であり、それぞれCoWoS・InFO・SoICに結びついていること。シリコンインターポーザが「high interconnect density, high specific capacitance density, and large reticle size for exascale HPC/AI」、ファンアウトが「high interconnect density and large reticle size in fan-out for cost and performance in HPC/network AI」、SoICが「high 3D interconnect density with ultra-low bonding latency for energy efficient computing systems」であること。PPACCが「Power consumption, Performance, Area (form factor), Cost, Cycle time to market」であること | TSMC Research「Off-chip Interconnect」［参考資料 1］https://research.tsmc.com/english/research/interconnect/off-chip-interconnect/publish-time-1.html | 事実 |
| UCIe 2.0が3Dパッケージングに対応し、「UCIe-3D is optimized for hybrid bonding with a bump pitch functional for bump pitches as big as 10-25 microns to as small as 1 micron or less to provide flexibility and scalability.」であること | UCIe Consortium「Specifications」［参考資料 2］https://www.uciexpress.org/specifications | 事実 |
| 2026年3月2日発表。ファインピッチRDL PDKが「line widths and spaces down to 1.3 microns and microbump pitches as tight as 20 microns」であること。D2Wハイブリッドボンディングが「direct oxide-to-oxide links between the CMOS die and the package interface」により「ultra-dense, high-bandwidth chip-to-chip links」を実現すること | imec プレスリリース（2026/3/2）［参考資料 3］https://www.imec-int.com/en/press/nanoic-opens-access-first-ever-fine-pitch-rdl-and-d2w-hybrid-bonding-interconnect-pdks | 事実 |
| imecのPDKによりUCIe-Advancedのダイ間インタフェースで「improve communication speed by up to 40% and reduce energy per bit as much as 15%」できるとされること。ただし同リリースは「exploratory version」と位置づけられており、量産実績は確認していない | imec プレスリリース（2026/3/2）［参考資料 3］https://www.imec-int.com/en/press/nanoic-opens-access-first-ever-fine-pitch-rdl-and-d2w-hybrid-bonding-interconnect-pdks | 未確定／将来 |
| 従来方式で「the data signal must traverse long electrical paths from the switch ASIC to the PCB, connectors and finally into the external transceiver before being converted to an optical signal. This segmented journey incurs substantial electrical loss」であること。電気損失が「up to 22 dB」から「~4 dB」へ、電力が「often 30W」から「as low as 9W」へ | NVIDIA 技術ブログ［参考資料 4］https://developer.nvidia.com/blog/scaling-ai-factories-with-co-packaged-optics-for-better-power-efficiency/ | 事実 |
| 800Gあたりの光リンク電力が、プラガブル方式で14 W、CPO方式で5.5 W であること | Broadcom「TH5 51.2T Bailly CPO」［参考資料 5］https://docs.broadcom.com/doc/th5-51.2t-bailly-cpo | 事実 |
| ピッチ p の正方格子で 1 mm² あたり (1000/p)² 本として求めた接続密度（110 μm→約83、45 μm→約494、10 μm→10,000、1 μm→1,000,000）、および 110 μm と 1 μm の密度比 約12,100倍 | 本稿の計算。正方格子に隙間なく並べた単純計算であり、電源・接地の割り当て、キープアウト領域、テスト端子は考慮していない。ピッチの値はUCIeのプロファイル想定値および各社の公表値に基づく代表値 | 本稿の計算 |
| 図1の階層区分と各階層の配線長（1 μm〜数 m）が、おおよそのオーダーを示す目安であり、特定製品の仕様ではないこと。階層の分け方自体も本記事による整理であること | 本記事による注記 | 解説 |
| 距離を3区分し、それぞれ「接続点の数」「誘電損失と表皮効果」「電気では届かない」が律速するという整理。各区分で効く材料の対応づけ。設計側の利得は2乗だが材料側の負担はそれ以上という非対称の指摘。PPACCにコストと納期が含まれるため技術が1つに収斂しないという読み取り。つなぐための「余分な材料」を段階的に削ってきたという歴史の整理、およびはんだが無くなると寸法ばらつきを吸収するものが無くなるという指摘。階層の境目が損失の発生源であり、改善は階層を減らすか境目を近づけるかだという整理。「変えたのは電気で走る距離だけ」という読み取り。密度と放熱が表裏一体であるという指摘。図5でTSMCの3本柱に本シリーズの該当記事を対応づけたこと | 公表内容にもとづく本記事の整理・解説。各社・団体が表明した見解ではない | 解説 |
| 図1・図2・図4・図5の図が、実際の観察像や設計図ではなく説明のための作図であること | 本記事による注記 | 解説 |
最終更新：2026年9月20日／出典は一次情報（半導体メーカーの研究ページ、標準化団体の公表資料、研究機関のプレスリリース、メーカーの技術資料）に限定しています。 階層の整理や材料設計上の読み取りを含むため、それらは「解説」として出典付きの事実と区別しています。 図はすべて説明用の概念図です。図1・図2・図4・図5はベクター作図、それ以外はAI生成イメージであり、いずれも実際の断面写真・顕微鏡像・製品の実物を示すものではありません。