TECHNOLOGY EXPLAINER
ハイブリッドボンディングとは何か
― はんだを捨て、銅と銅を直接くっつける
半導体の接合は、百年近く「はんだ」に頼ってきました。その前提を外し、 銅と絶縁膜を原子レベルで直接接合する技術が実用化されています。 初めての方にも、素材・材料の技術者にも分かる形で解説します。
- ハイブリッドボンディングとは何か（3行でつかむ）
- なぜ必要になったのか ― はんだの限界
- どうやって接合するのか（4つの工程）
- なぜ「数ナノメートル」が勝負なのか
- 素材技術者の視点：SiCN・CMP・洗浄・パーティクル
- W2WとD2W ― 2つのやり方
- 実際の製品例（すでにスマートフォンの中にあります）
- 課題
- これから
- 用語集／参考資料／出典対応表
事実＝研究機関またはメーカーの公表資料に記載のある値（出典リンクあり）
本稿の計算＝明示した仮定をもとに本記事が算出した値
未確定／将来＝研究段階・検討段階であり、量産実績が確認できていない事項
1. ハイブリッドボンディングとは何か（3行でつかむ）
ハイブリッドボンディング（hybrid bonding）とは、 「はんだバンプを使わず、銅の電極と絶縁膜を、同時に、直接くっつける接合方法」です。
- はんだを使わない：溶かして接合するのではなく、平らな面同士を密着させて原子レベルで結合させる
- 2種類の材料を同時に接合する：絶縁膜どうし（誘電体接合）と、銅どうし（金属接合）を1回の工程で成立させる
- だから「ハイブリッド」：性質の違う2つの接合を組み合わせているから、この名前で呼ばれます
効果は接続密度に直結します。AMDは3D V-Cache技術について、銅同士のハイブリッドボンディングによる 「バンプレス」構成により、オンパッケージの2Dチップレット比で200倍以上、はんだバンプを使う他の3D技術比で15倍以上の接続密度、 さらに接続あたりのエネルギー効率で3倍以上を実現したと公表しています事実 （AMD）。
2. なぜ必要になったのか ― はんだの限界
はんだは「細くできない」
はんだバンプは、加熱して溶かして接合します。溶ければ表面張力で丸くなり、横へ広がります。 バンプを細く、間隔を狭くしていくと、溶けたはんだが隣同士でつながって短絡する。これが物理的な下限を作ります。
imecは、はんだを用いる接合のピッチを5〜10 µm、 ウェハ同士のハイブリッドボンディングを1 µm以下と位置づけています事実 （imec）。 両者のあいだには10倍近い隔たりがあります。
隙間に樹脂が入らなくなる
はんだバンプで接合すると、ダイの間には必ず隙間ができます。ここにはアンダーフィル樹脂を充填して、 応力を緩和しバンプを保護しなければなりません。ところがピッチが細かくなるほど隙間も狭くなり、 毛細管現象で樹脂が入り込めなくなります。ボイド（気泡）が残れば、そこが熱の断絶点であり、剥離の起点になります。
バンプそのものが抵抗になる
はんだバンプは、電気的にも熱的にも「余計な区間」です。接続数が数万を超える世界では、 1つあたりの抵抗と寄生容量が積み上がり、消費電力を押し上げます。 AMDが「接続あたりのエネルギー効率3倍以上」を掲げているのは、この区間を丸ごと無くした効果です。
細くできないなら、そもそも溶かすのをやめる。 はんだを無くせば、広がりも、隙間も、余計な抵抗も同時に消えます。 代わりに求められるのが、「溶かさずにくっつく」ほど平らできれいな表面です。 ハイブリッドボンディングの難しさは、すべてここに集約されます。
3. どうやって接合するのか（4つの工程）
工程のポイントは「銅をあえて低く削る」こと
最も直感に反するのが①です。銅の電極は、接合面より数ナノメートル低くなるようにCMPで削ります。 つながってほしい電極を、あえて凹ませるのです。
imecは、良好な接合に必要な条件として「銅パッドのリセスが2.5 nm未満」を挙げ、 そのためにCu/SiCN表面のCMP工程をウェハ全面で高い均一性が得られるよう最適化したと説明しています事実。
そのうえで、③の室温接合では絶縁膜どうしだけが結合し、銅はまだ触れていません。 最後に④のアニールで銅が熱膨張し、数nmの隙間を自ら埋めて銅どうしが接合します。 金属の熱膨張という、普段は厄介者として扱われる現象を、接合の駆動力として設計に組み込んでいる—— これがこの技術の巧みなところです。
4. なぜ「数ナノメートル」が勝負なのか
リセス量の許容幅が、この技術の難易度をそのまま表しています。
直径300 mmのウェハは、面積にして約706 cm²本稿の計算。 この全面で、銅の高さを数ナノメートルの範囲に揃える—— 東京都の面積を、全域で誤差1 mm以内に平らに均すようなものだと考えると、難易度が伝わると思います。
imecは、この制御のために先進的なCMP工程に加えて、レイアウト設計上のダミーパッドを併用し、 ウェハ全面で銅パッドの高さと表面形状を精密に制御したと説明しています事実。 配線として機能しないダミーパターンを置くのは、CMPで削れ方が場所によって変わるのを防ぐためです。
5. 素材技術者の視点：SiCN・CMP・洗浄・パーティクル
ここが、この技術のいちばん面白いところだと思います。 ハイブリッドボンディングは、接合材料を「無くす」技術であると同時に、接合材料を「入れ替える」技術です。
(1) 有機材料が消え、無機材料が主役になる
はんだが不要になれば、フラックスも、アンダーフィル樹脂も、封止のための工夫も不要になります。 代わりに勝敗を決めるのは、接合面をつくる無機材料と、それを削る・洗う薬液です。
| はんだバンプ接合 | ハイブリッドボンディング | |
|---|---|---|
| 接合材料 | はんだ合金（有機フラックス併用） | 銅＋誘電体（SiCN／SiO₂） |
| 隙間の充填 | アンダーフィル樹脂 | 隙間そのものが存在しない |
| 接合の駆動力 | 加熱による溶融 | 表面結合＋銅の熱膨張 |
| 鍵になる工程 | リフロー・樹脂充填 | CMP・洗浄・清浄度管理 |
| 材料産業の主戦場 | はんだ材・樹脂・フィラー | CMPスラリー・洗浄薬液・成膜材料 |
左列は本記事「HBM」「チップレット」編で扱った領域です。接合技術の世代交代は、材料産業の顔ぶれの交代でもあります。
(2) SiO₂ではなくSiCN ― 材料選択が微細化を決めている
接合面の誘電体には、従来のSiO₂ではなくSiCN（炭窒化シリコン）が選ばれる方向にあります。 imecはSiCNを微細ピッチ向けの誘電体として提案しており、その理由を次のように説明しています事実。
① SiO₂表面より接合エネルギーが高い（SiCN-SiCN の接合強度はSiO₂-SiO₂を大きく上回る）
② 銅の拡散バリアとして働く
③ ウェハのパッシベーション層として、ガスの拡散を遮断する
④ 結果として熱的により安定した接合界面が得られる
そして、250℃というアニール温度で高い接合強度が得られ、それ以上の温度でも劣化しないと報告されています。 接合温度が低いほど、下地のデバイスや配線への熱負荷が減ります。 「どの誘電体を選ぶか」という材料の判断が、そのまま到達できるピッチと熱予算を決めている—— 材料が律速要因である典型例です。
(3) パーティクル1個が、広範囲の未接合を生む
はんだ接合なら、微小な異物は溶けたはんだが押しのけてくれることがあります。 しかしハイブリッドボンディングでは、接合面に粒子が1個あるだけで、その周囲が浮き上がり、広い範囲が未接合になります。
imecがダイを切り出す工程にプラズマダイシングを採用したのは、この理由です。 「パーティクルを出さず、Cu/SiCN表面に影響を与えない高品質な個片化」のためであり、 「処理・個片化・ピックアンドプレースの全工程を通じて、超清浄な表面を保つこと」を重視していると説明しています事実。
機械的に刃で切る従来のダイシングは、必然的に切削屑を出します。 接合の品質要求が、その何工程も前にある切断方法まで遡って変えてしまう。 これがハイブリッドボンディングの導入が簡単でない理由のひとつです。
6. W2WとD2W ― 2つのやり方
ハイブリッドボンディングには、大きく2つの方式があります。
| W2W（ウェハ同士） | D2W（ダイをウェハへ） | |
|---|---|---|
| やり方 | 300 mmウェハ同士をまとめて貼り合わせる | 切り出した個々のダイをウェハ上へ置いて接合する |
| 到達ピッチ（imec実証） | 200 nm | 2 µm |
| 位置合わせ精度（同） | 接合後オーバーレイ 40 nm未満を300 mmウェハ全面の100%で達成 | ダイ・ウェハ間オーバーレイ誤差 350 nm未満 |
| 長所 | 位置合わせが有利。最も微細なピッチが狙える | 大きさの違うダイを混載できる。良品ダイだけを選んで載せられる |
| 短所 | 上下のダイ寸法が同じである必要がある。良品選別ができない | 個片化時のパーティクル管理と配置精度が課題 |
いずれも事実（imec公表資料）。W2Wの200 nmはimecとEV Groupによる2026年5月の発表、D2Wの2 µmはimecによる2024年5月の発表です。
チップレットの観点ではD2Wのほうが重要です。異なるサイズ・異なるプロセスのダイを組み合わせ、 かつ良品だけを選んで載せられるからです。imecがD2Wの2 µmを 「はんだ接合（5〜10 µm）とW2Wハイブリッドボンディング（1 µm以下）の間を埋めるもの」 と位置づけているのは、この実用上の意味からです事実。
7. 実際の製品例（すでにスマートフォンの中にあります）
ソニーセミコンダクタソリューションズは、積層型CMOSイメージセンサの技術変遷について、 2015年に世界初となるCu-Cu（銅-銅）接続を実現し、小型化・高性能化・生産性向上を可能にしたと説明しています事実 （ソニーセミコンダクタソリューションズ）。 ハイブリッドボンディングは、AIや先端CPUより先に、スマートフォンのカメラで量産に入った技術です。
| 時期 | 製品・技術 | 公表されている内容 |
|---|---|---|
| 2015年 | ソニー 積層型CMOSイメージセンサ | 世界初のCu-Cu接続を実現。小型化・高性能化・生産性向上 |
| ― | AMD 3D V-Cache | 銅同士のハイブリッドボンディングによるバンプレスなchip-on-wafer構成。2D比200倍超・はんだバンプ3D比15倍超の接続密度、接続エネルギー効率3倍超 |
| ― | AMD 第2世代 3D V-Cache | キャッシュダイを演算コアの下に移し、コアが直接ヒートシンクに接するよう設計を反転。Ryzen 7 9850X3Dは前世代比でブーストクロックが400 MHz向上 |
| ― | Intel Foveros Direct 3D | ハイブリッドボンディングにより10 µm未満のバンプピッチ。従来のマイクロバンプ比で最大10倍の接続密度 |
| ― | TSMC SoIC | 接合ピッチは10 µm未満から。CoW（chip on wafer）とWoW（wafer on wafer）の両方に対応 |
すべて事実（各社公表資料）。
AMDが積層の上下を入れ替えたのは、熱のためです。 発熱するコアが下、キャッシュが上という構成では、コアの熱がキャッシュを通してしか逃げられない。 上下を反転させてコアを上に置けば、コアが直接冷却器に接します。 結果としてクロックが400 MHz上がった——接合技術が進むと、次に効いてくるのは熱の設計だという実例です。
8. 課題
(1) 歩留まり
imecがD2W 2 µmピッチの実証で報告した電気的歩留まりは、 ケルビン構造で85%超、デイジーチェーン構造で70%超です事実。 研究段階の実証としては高い水準ですが、量産品質にはまだ距離があります。
(2) 位置合わせ精度
imecはW2Wについて、「量産で十分な歩留まりを得るには、オーバーレイ制御を100 nm未満にする必要がある」と述べています事実。 ピッチが細かくなるほど、許される位置ずれも比例して小さくなります。
(3) 清浄度と設備
第5章で述べたとおり、パーティクル管理が決定的です。 接合装置だけでなく、CMP、洗浄、ダイシング、搬送のすべてを新しい清浄度要求に合わせる必要があり、 既存の後工程ラインをそのまま転用できません。導入コストが高い理由はここにあります。
(4) 熱
接合が薄くなり積層が密になるほど、内部の熱は逃げにくくなります。 AMDが第2世代で積層の上下を入れ替えたのは、この問題への具体的な回答です。
9. これから
ピッチのさらなる微細化：imecとEV Groupは、W2Wで200 nmピッチを実証済みです事実。 UCIe規格も、3Dプロファイルで1 µm以下のピッチを想定範囲に含めています事実。
D2Wの実用化：チップレットの組み合わせ自由度を活かすにはD2Wが必要であり、 imecはこの領域の開発を進めています事実。
段数が増え続けるHBMは、ハイブリッドボンディングの有力な適用先と目されています未確定／将来。 しかし本稿の調査時点（2026年9月）において、HBMの量産にハイブリッドボンディングを採用したという メーカーの公式発表は確認できませんでした。
導入時期については業界メディアの報道でも見方が分かれています。 技術解説でこの話題に触れる際は、ロードマップ上の目標と、量産実績とを明確に分けて扱うことをお勧めします。
10. 用語集
- ハイブリッドボンディング
- 銅の電極と誘電体を同時に直接接合する方法。はんだバンプを使わない。
- バンプレス
- はんだバンプを介さない接続のこと。
- 誘電体接合
- 絶縁膜どうしを密着させて結合させること。室温でも進行する。
- SiCN
- 炭窒化シリコン。微細ピッチ向けの接合用誘電体。銅の拡散バリアとしても働く。
- CMP
- 化学機械研磨。表面を化学反応と機械研磨で平坦化する工程。
- リセス（ディッシング）
- CMP後に銅が周囲の誘電体より低くなっている量。数nmの制御が求められる。
- ダミーパッド
- 配線としては機能しないパターン。CMPの削れ方を均一にするために配置する。
- アニール
- 接合後の加熱処理。銅を熱膨張させて金属接合を完成させる。
- オーバーレイ
- 上下の層の位置ずれ量。ピッチが細かいほど厳しい精度が要求される。
- W2W
- Wafer-to-Wafer。ウェハ同士を貼り合わせる方式。
- D2W
- Die-to-Wafer。個片化したダイをウェハ上に接合する方式。
- プラズマダイシング
- 刃ではなくプラズマでウェハを個片化する方法。切削屑が出ない。
- ケルビン構造
- 接続部の抵抗を精密に測るためのテスト構造。
- デイジーチェーン
- 多数の接続を直列につないだテスト構造。1箇所の断線も検出できる。
11. 参考資料（一次情報）
- imec「imec demonstrates die-to-wafer hybrid bonding with Cu interconnect pad pitch of 2µm」2024年5月29日 — imec-int.com
- imec「imec and EV Group demonstrate wafer-to-wafer hybrid bonding with 200nm interconnect pitch」2026年5月28日 — imec-int.com
- imec「Wafer-to-wafer hybrid bonding: pushing the boundaries to 400nm interconnect pitch」 — imec-int.com
- ソニーセミコンダクタソリューションズ「Common Technology of Image Sensors」 — sony-semicon.com
- AMD「AMD 3D V-Cache Technology」 — amd.com
- Intel「Advanced Packaging Innovations」 — intel.com
- Intel「Foveros Direct 3D Technology Brief」 — intel.com（PDF）
- TSMC「TSMC-SoIC」技術ページ — 3dfabric.tsmc.com
- UCIe Consortium「Specifications」 — uciexpress.org
12. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| はんだ接合のピッチは5〜10 µm、W2Wハイブリッドボンディングは1 µm以下という位置づけ | imec プレスリリース（2024/5/29）［参考資料 1］https://www.imec-int.com/en/press/imec-demonstrates-die-wafer-hybrid-bonding-cu-interconnect-pad-pitch-2mm | 事実 |
| D2Wで2 µmピッチを実証、Cuリセス2.5 nm未満、SiCN使用、ダイ・ウェハ間オーバーレイ誤差350 nm未満、プラズマダイシング採用、超清浄表面の維持 | imec プレスリリース（2024/5/29）［参考資料 1］https://www.imec-int.com/en/press/imec-demonstrates-die-wafer-hybrid-bonding-cu-interconnect-pad-pitch-2mm | 事実 |
| D2W実証の電気的歩留まり：ケルビン85%超、デイジーチェーン70%超 | imec プレスリリース（2024/5/29）［参考資料 1］https://www.imec-int.com/en/press/imec-demonstrates-die-wafer-hybrid-bonding-cu-interconnect-pad-pitch-2mm | 事実 |
| W2Wで200 nmピッチを実証、接合後オーバーレイ40 nm未満を300 mmウェハ全面の100%で達成 | imec／EV Group 発表（2026/5/28）［参考資料 2］https://www.imec-int.com/en/press/imec-and-ev-group-demonstrate-wafer-wafer-hybrid-bonding-200nm-interconnect-pitch-and-record | 事実 |
| SiCNはSiO₂より接合エネルギーが高く、Cu拡散バリア・ガス拡散遮断として働き、熱的に安定。250℃のアニールで高強度が得られ高温でも劣化しない | imec 技術記事（400nmピッチ）［参考資料 3］https://www.imec-int.com/en/articles/wafer-wafer-hybrid-bonding-pushing-boundaries-400nm-interconnect-pitch | 事実 |
| 量産適用されているCu接続ピッチは約1 µm。量産にはオーバーレイ制御100 nm未満が必要 | imec 技術記事（400nmピッチ）［参考資料 3］https://www.imec-int.com/en/articles/wafer-wafer-hybrid-bonding-pushing-boundaries-400nm-interconnect-pitch | 事実 |
| CMPとダミーパッドの併用でウェハ全面の銅パッド高さと表面形状を制御 | imec 公表資料［参考資料 3］https://www.imec-int.com/en/articles/wafer-wafer-hybrid-bonding-pushing-boundaries-400nm-interconnect-pitch | 事実 |
| ソニーは2015年に世界初のCu-Cu接続を実現（積層型CMOSイメージセンサ） | ソニーセミコンダクタソリューションズ 技術ページ［参考資料 4］https://www.sony-semicon.com/en/technology/is/index.html | 事実 |
| AMD 3D V-Cache：2D比200倍超・はんだバンプ3D比15倍超の接続密度、接続エネルギー効率3倍超、バンプレスchip-on-wafer | AMD 製品技術ページ［参考資料 5］https://www.amd.com/en/products/processors/technologies/3d-v-cache.html | 事実 |
| 第2世代3D V-Cacheはキャッシュを下に移してコアを冷却器側へ。Ryzen 7 9850X3Dはブーストクロック400 MHz向上 | AMD 製品技術ページ［参考資料 5］https://www.amd.com/en/products/processors/technologies/3d-v-cache.html | 事実 |
| Foveros Direct 3Dは10 µm未満のピッチ、従来マイクロバンプ比で最大10倍の接続密度 | Intel 公表資料［参考資料 6］https://www.intel.com/content/www/us/en/foundry/packaging.html | 事実 |
| TSMC SoICの接合ピッチは10 µm未満から、CoWとWoWに対応 | TSMC SoIC技術ページ［参考資料 8］https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/SoIC.htm | 事実 |
| 直径300 mmウェハの面積は約706 cm² | π×(15 cm)² による算出 | 本稿の計算 |
| はんだが溶けて広がるため微細化に下限があること、樹脂が入らなくなること、バンプが電気・熱の余計な区間になること | 物理現象にもとづく解説。特定の数値主張は行っていない | 解説 |
| HBMの量産へのハイブリッドボンディング適用 | メーカー公式発表は本稿調査時点で未確認 | 未確定／将来 |
最終更新：2026年9月20日／出典は一次情報（研究機関の公表資料、メーカー公式発表・技術ページ）に限定しています。 図は説明用です。図1・図4・図8は数値・条件を保つHTML内ベクター図、その他はAI生成概念図です。AI画像は実際の構造・寸法比・測定結果を正確に表すものではありません。