TECHNOLOGY EXPLAINER
異種統合とは何か
― 「分ける」技術ではなく、「違うものを一緒にする」技術
チップレットと混同されがちな言葉ですが、指している範囲は一段広く、 そして材料の観点からはずっと難しい領域です。 シリコンに、化合物半導体を、光を、同じパッケージへ収めるということの意味を解説します。
- 異種統合とは何か（3行でつかむ）
- チップレットとの違い ― 混同しやすい2語の整理
- 「異なる」には4つの段階がある
- 実例1：化合物半導体をシリコンに載せる（imec）
- 実例2：光と電気を1つにする（TSMC COUPE）
- 素材技術者の視点：3つの不一致
- 接合精度は、この8年で何が変わったか
- 課題
- 用語集／参考資料／出典対応表
事実＝研究機関・団体・メーカーの公表資料に記載のある値（出典リンクあり）
本稿の計算＝明示した仮定をもとに本記事が算出した値
未確定／将来＝計画・目標であり、量産実績が確認できていない事項
1. 異種統合とは何か（3行でつかむ）
異種統合（Heterogeneous Integration／ヘテロジニアスインテグレーション）には、 業界で参照される定義があります。IEEE電子実装学会（EPS）が主導する Heterogeneous Integration Roadmap（HIR）は、次のように定めています事実。
「異種統合とは、別々に製造された部品を、より上位の組立体へ統合することであり、 全体として機能の向上と動作特性の改善をもたらすものを指す」 （IEEE EPS, Heterogeneous Integration Roadmap）
定義のポイントは3つです。
- 別々に製造された：同じ工場・同じ工程で一度に作ったものではない
- 上位の組立体へ統合：パッケージという場所で1つにまとめる
- 全体として向上：個々を足し合わせた以上の性能を狙う
HIRは、IEEE EPS、SEMI、IEEE電子デバイス学会（EDS）、IEEEフォトニクス学会、 ASME EPPD部門が共同で支援しており、 実装・テスト・相互接続の技術要求を今後15年（新興研究領域については25年）にわたって示すものです事実。 その使命は「技術的な課題を、それが進歩の障害になる前に、十分な猶予をもって特定するための指針を示すこと」とされています事実。
2. チップレットとの違い ― 混同しやすい2語の整理
この2つは、しばしば同じ意味で使われます。しかし視点の向きが逆です。
| チップレット | 異種統合 | |
|---|---|---|
| 発想の向き | 分ける（分割） | 一緒にする（統合） |
| 出発点 | 1枚で作れなくなった大きなチップ | 1枚では作れない異なる機能・材料 |
| 主な動機 | 歩留まり、レチクル限界、コスト | 単一チップでは不可能、または不経済な機能の実現 |
| 典型例 | 演算ダイを複数に分割する | シリコンに化合物半導体や光素子を載せる |
| 関係 | チップレットは、異種統合という広い概念の中の一形態です | |
imecの3Dシステム統合プログラムのプログラムマネージャーは、SEMIの取材に対して 「異種統合は、機能分割のためのスケーリングブースターであり、 単一チップでは不可能、あるいは経済的に成り立たないようなシステムを作り出す方法だと考えている」と述べています事実 （SEMI, 2018年10月2日）。
「単一チップでは不可能」——ここが、チップレットとの決定的な違いです。 チップレットは、原理的には1枚で作れるものを分けています。 異種統合は、そもそも1枚では作れないものを扱います。
3. 「異なる」には4つの段階がある
ひとくちに「異種」と言っても、何がどれだけ違うかで難易度はまったく変わります。 本シリーズで扱ってきた技術を、この軸で並べ直すと見通しがよくなります。
①と②は、いずれもシリコンどうしです。熱膨張も、洗浄の薬品も、扱いの勘所も共通しています。 ところが③と④では、材料そのものが違います。ここから先が、本来の意味での「異種」です。
4. 実例1：化合物半導体をシリコンに載せる（imec）
2026年6月11日、imecは、InP、GaAs、GaNといったIII-V族材料を、 Si-CMOS技術のスケーラビリティとコスト効率と組み合わせる 300 mm RFシリコンインターポーザのプラットフォームを発表しました事実 （imec）。
シリコンは万能ではありません。高周波（ミリ波・サブTHz帯）での増幅や、 光を出すといった動作は、InPやGaAsなどのIII-V族半導体が得意とする領域です。 一方、大量生産・低コスト・大規模な集積はシリコンの独壇場。 それぞれの得意分野を1つのパッケージで組み合わせようというのが、この取り組みです。
公表されている3つの要素技術
| 要素 | 公表されている内容 |
|---|---|
| 高密度な埋め込みキャパシタ | 新しいMIMCAP構造により、III-V技術における一般的なオンチップキャパシタと比べて容量密度を10〜100倍に。high-kのアルミニウム・ハフニウム酸化物を、BEOLの3D酸化物スタッド構造と組み合わせる |
| 受動部品のモデリング | 約300 GHz（サブTHz領域）まで検証済みのフレームワーク。形状が変わったときの回路性能を正確に予測できる |
| レーザーアシストボンディング | アライメント精度600 nm未満、43デバイスにわたって回転ずれ0.05°未満。110〜170 GHz帯で反射−15 dB未満の性能を維持 |
すべて事実（imec 2026年6月11日発表）。研究プラットフォームの成果であり、量産水準を示すものではありません。
「43デバイスにわたって回転ずれ0.05°未満」という指標の出し方に注目してください。 平行移動のずれ（600 nm）だけでなく、回転を別指標として管理しています。
これは高周波回路ならではの事情です。ミリ波・サブTHz帯では、 配線の長さや相対角度のわずかな違いが、そのまま特性のばらつきになります。 「つながっているかどうか」ではなく「どれだけ正確な位置と向きで置かれたか」が性能を決める—— 接合が機械的な工程から、電気特性を作り込む工程へ変わっていることを示しています。
5. 実例2：光と電気を1つにする（TSMC COUPE）
もう一段難しいのが、電気と光という異なる物理現象を同じパッケージに収めることです。
TSMCのCOUPE（COmpact Universal Photonic Engine）は、 SoIC-Xのチップ積層技術を用いて、電気ダイを光ダイの上に積層する技術です事実。 TSMCは、この構成がダイ間インタフェースで最も低いインピーダンスを実現し、 従来の積層方式より高いエネルギー効率をもたらすと説明しています事実 （TSMC, 2024年4月24日）。
時期についても公表されています。2025年に小型プラガブル向けの認定、 2026年にCoWoSへ統合してコパッケージドオプティクス（CPO）として提供し、 光接続をパッケージの中まで持ち込む計画です事実。
TSMCの技術論文は、COUPEについて 「グレーティングカプラでもエッジカプラでも、空洞や機械的に弱い部分のない中実（solid）な構造であり、 それゆえ汚染や機械的な懸念なしに低い挿入損失を実現できる」と述べています事実 （TSMC Research, 2021）。
光学部品では、光を通すために空洞を設ける構造が採られることがあります。 しかし空洞は、機械的な弱点であり、汚染物の溜まり場でもあります。 光学性能のための構造が、実装の信頼性を損なう—— この対立を「中実で作る」ことで回避した、というのがこの一文の意味です。 異種統合では、性能の理屈と実装の理屈がしばしば衝突します。
6. 素材技術者の視点：3つの不一致
異種統合が難しい理由を、材料の側から整理すると3つの不一致に集約できます。
SEMIとimecが挙げる材料への要求
先に引用したSEMIの取材記事では、imecのプログラムマネージャーが、 異種統合の進展によって材料が限界まで押し上げられていると述べ、 具体的に次の材料群を挙げています事実。
- TBM（一時接着材料）——薄いダイを扱うために、一時的に貼って後で剥がす材料
- WLUF（ウェハレベルアンダーフィル）
- 微細なライン／スペースのための感光性ポリマー（→「RDL（再配線層）」編で詳述）
さらに、ダイ・ツー・ウェハの組立技術については 「アライメントと清浄度の面で、10 µmを大きく下回るピッチへの到達がまだ課題である」と述べられていました事実。 ——これは2018年時点の発言です。次章で、その後何が起きたかを見ます。
7. 接合精度は、この8年で何が変わったか
異種統合が「概念」から「製品」へ移るかどうかは、 違うものをどれだけ正確に置けるかにかかっています。 公表されている数値を時系列で並べると、その進み方が見えます。
3つの数値はそれぞれ別の技術・別の測定条件のものです（D2Wハイブリッドボンディングとレーザーアシストボンディングは異なる接合方式です）。 同じ物差しで並べた比較ではなく、「かつて課題とされた領域に、実証が届きつつある」という流れを示すための図として扱ってください。
8. 課題
(1) 熱 ― 発熱密度の違うものが同居する
異種統合では、消費電力も放熱特性も異なる部品が1つの筐体に入ります。 演算ダイは高温になり、光素子は温度変化に敏感で、化合物半導体は別の温度特性を持つ。 1つの冷却設計で全員を満足させることが難しくなります。
(2) 設計 ― どの機能をどの層に置くか
SEMIの取材でも、まず設計が課題として挙げられていました。 「大きなチップを分解するなら、どう再構成するか、どの機能をどの階層に置くかを決めなければならない。 それを手作業ではなく、設計者を支援するツール群で行いたい」事実。
(3) テスト
異なる工場で作られた部品を集めて組み立てる以上、 組立前に各部品が良品であることを確かめられなければ、統合の利点が消えます。 しかも、光素子や高周波素子の良否判定は、ロジックのそれとは別の設備を要します。
9. 用語集
- 異種統合
- Heterogeneous Integration。別々に製造された部品を上位の組立体へ統合し、全体として機能と動作特性を高めること。
- HIR
- Heterogeneous Integration Roadmap。IEEE EPSらが主導する業界ロードマップ。
- モノリシック
- 1枚のシリコンに全機能を作り込む方式。異種統合の対極。
- III-V族半導体
- InP、GaAs、GaNなど。高周波動作や発光に優れ、シリコンが不得意な領域を担う。
- InP
- リン化インジウム。光通信用の発光・受光素子に使われる。
- GaN
- 窒化ガリウム。高周波・高出力の電力素子に使われる。
- MIMCAP
- 金属-絶縁体-金属キャパシタ。配線層に作り込むコンデンサ。
- high-k
- 誘電率の高い絶縁材料。小さな面積で大きな容量を得るために使う。
- BEOL
- Back End Of Line。トランジスタ形成後の配線形成工程。
- レーザーアシストボンディング
- レーザーで局所的に加熱して接合する方式。周囲への熱負荷を抑えられる。
- シリコンフォトニクス
- シリコン上に光回路を形成する技術。
- CPO
- Co-Packaged Optics。光部品をプロセッサと同一パッケージに収める実装。
- EIC／PIC
- 電気集積回路／光集積回路。COUPEはこの2つを積層する。
- グレーティングカプラ／エッジカプラ
- 光ファイバーとチップ上の導波路をつなぐ2つの方式。
- 挿入損失
- 部品を通ることで失われる信号の量。小さいほどよい。
- TBM
- Temporary Bond Material。薄いダイを扱うため一時的に貼り付ける材料。
- WLUF
- Wafer Level UnderFill。ウェハの段階で施すアンダーフィル。
10. 参考資料（一次情報）
- IEEE EPS「Heterogeneous Integration Roadmap」 — eps.ieee.org
- imec「imec unlocks system-level III-V chiplet integration on Si-CMOS, advancing its 300mm RF silicon interposer」2026年6月11日 — imec-int.com
- imec「imec demonstrates die-to-wafer hybrid bonding with Cu interconnect pad pitch of 2µm」2024年5月29日 — imec-int.com
- SEMI「3D Heterogeneous Integration Drives Demand for New Materials and Integration Solutions」2018年10月2日（imec Gerald Beyer氏への取材） — semi.org
- TSMC「TSMC Celebrates 30th North America Technology Symposium…」2024年4月24日（COUPEの説明を含む） — pr.tsmc.com
- TSMC Research「Heterogeneous Integration of a Compact Universal Photonic Engine for Silicon Photonics Applications in HPC」2021 — research.tsmc.com
- TSMC「CoWoS®」技術ページ — 3dfabric.tsmc.com
11. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| 異種統合の定義：別々に製造された部品をより上位の組立体へ統合し、全体として機能と動作特性を向上させること | IEEE EPS / HIR［参考資料 1］https://eps.ieee.org/technology/heterogeneous-integration-roadmap/ | 事実 |
| HIRはIEEE EPS、SEMI、IEEE EDS、IEEEフォトニクス学会、ASME EPPDが支援。実装・テスト・相互接続の技術要求を15年（新興領域は25年）にわたり示す。使命は課題を障害になる前に特定する指針を示すこと | IEEE EPS / HIR［参考資料 1］https://eps.ieee.org/technology/heterogeneous-integration-roadmap/ | 事実 |
| imec：異種統合は機能分割のためのスケーリングブースターであり、単一チップでは不可能または不経済なシステムを作る方法 | SEMI 取材記事（2018/10/2）［参考資料 4］https://www.semi.org/en/blogs/technology-trends/materials-and-processes-for-3d-heterogeneous-integration | 事実 |
| imec：III-V（InP、GaAs、GaN）とSi-CMOSを組み合わせる300 mm RFシリコンインターポーザ。MIMCAPで容量密度10〜100倍（high-k アルミニウム・ハフニウム酸化物＋3D酸化物スタッド）。モデリングは約300 GHzまで検証。レーザーアシストボンディングでアライメント600 nm未満、43デバイスで回転ずれ0.05°未満、110〜170 GHzで反射−15 dB未満 | imec プレスリリース（2026/6/11）［参考資料 2］https://www.imec-int.com/en/press/imec-unlocks-system-level-iii-v-chiplet-integration-si-cmos-advancing-its-300mm-rf-silicon | 事実 |
| TSMC COUPE：SoIC-Xで電気ダイを光ダイの上に積層。ダイ間インタフェースで最低インピーダンス、従来方式より高いエネルギー効率。2025年にプラガブル認定、2026年にCoWoSへCPOとして統合 | TSMC プレスリリース（2024/4/24）［参考資料 5］https://pr.tsmc.com/english/news/3136 | 事実 |
| COUPEはグレーティングカプラ・エッジカプラいずれでも空洞や機械的に弱い部分のない中実構造であり、汚染や機械的懸念なしに低挿入損失を実現 | TSMC Research 論文（2021）［参考資料 6］https://research.tsmc.com/page/on-chip-interconnect/14.html | 事実 |
| 材料への要求としてTBM、WLUF、微細L/S向け感光性ポリマーが限界まで押し上げられている。D2Wは10 µmを大きく下回るピッチへアライメントと清浄度の面で未到達（2018年時点）。設計をツールで支援したいという課題 | SEMI 取材記事（2018/10/2）［参考資料 4］https://www.semi.org/en/blogs/technology-trends/materials-and-processes-for-3d-heterogeneous-integration | 事実 |
| imec D2Wハイブリッドボンディング 2 µmピッチ、オーバーレイ350 nm未満、プラズマダイシング | imec プレスリリース（2024/5/29）［参考資料 3］https://www.imec-int.com/en/press/imec-demonstrates-die-wafer-hybrid-bonding-cu-interconnect-pad-pitch-2mm | 事実 |
| 「異なる」の4段階という分類 | 本記事による整理。業界で標準化された分類ではない | 解説 |
| 3つの不一致（熱膨張・プロセス温度・清浄度）、回転精度が高周波特性に効くこと、発熱特性の違いが冷却設計を難しくすること | 材料工学・プロセス上の一般的な関係にもとづく解説。特定製品の数値主張は行っていない | 解説 |
| 図6の3つの数値が同一条件の比較ではないこと | 各出典の測定条件・技術が異なるため、本文および図注で明示 | 解説 |
最終更新：2026年9月20日／出典は一次情報（標準化団体・研究機関・メーカーの公式発表および技術資料）に限定しています。 図はすべて説明用の概念図です。図6は公表値と注意書きを正確に保つためのベクター作図、それ以外はAI生成イメージです。AI生成図は実際の製品写真・断面写真・寸法比・解析結果を示すものではありません。