TECHNOLOGY EXPLAINER
ファンアウトとWLP
― 基板を使わず、樹脂の上に配線を引く
チップを基板に載せるのが当たり前でした。 ファンアウトは、その基板をなくします。 切り出したチップを樹脂で固めて「人工のウェハ」を作り直し、その上に直接配線を引く。 結果として、封止樹脂が構造材になり、再配線層が基板の代わりになりました。
- ファンアウトとは何か（3行でつかむ）
- ファンインとの違い ― チップの外へ端子を逃がす
- チップファーストか、チップラストか
- 素材技術者の視点①：封止樹脂が「基板」になる
- 素材技術者の視点②：RDLの細さが、世代を決めている
- 大きくする ― ウェハからパネルへ
- 課題
- 用語集／参考資料／出典対応表
事実＝各社の公表資料に記載のある内容（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝計画であり、実績が確認できていない事項
このほか、構造の整理や材料設計上の読み取りは「解説」として区別しています。
1. ファンアウトとは何か（3行でつかむ）
ASEは、ファンアウト・パッケージングを次のように定義しています。 「any package with connections fanned-out of the chip surface, enabling more external I/Os」 （チップ表面の外側へ接続を広げ、より多くの外部I/Oを可能にするパッケージ）事実。
そして構造の要点はここです。 「Conventional fan-out packages use an epoxy mold compound to fully embed the dies, rather than placing them upon a substrate or interposer.」 （従来のファンアウトパッケージは、ダイを基板やインターポーザの上に置くのではなく、 エポキシ封止材で完全に埋め込む）事実。
工程も明快に書かれています事実。
- シリコンウェハ上でチップを切り出す
- 良品チップ（known-good chips）を、薄い「再構成（reconstituted）」ウェハ／パネルの上に正確に配置する
- それをモールド（樹脂で固める）
- モールド領域（チップとファンアウト領域）の上に再配線層（RDL）を形成する
- その上にはんだボールを付ける
奇妙に感じるのは、一度切ったチップを、わざわざ並べ直してウェハの形に戻すところです。
理由は工程にあります。RDLを作る装置（露光機、めっき装置）はウェハを扱うようにできている。 だからチップを「ウェハのふり」をさせて並べ直せば、前工程の装置と技術がそのまま使えます。
そしてこの「並べ直したウェハ」は、中身の大半がシリコンではなく樹脂です。 ここから、本記事の後半で扱う問題がすべて生まれます（本記事による解説）。
2. ファンインとの違い ― チップの外へ端子を逃がす
ファンアウトの前に、ファンインがありました。 ASEの説明では、両者の違いは配線の向きです事実。
- ファンインWLP：「All RDL traces are routed in towards the center of the die」（すべてのRDL配線がダイの中心に向かう）
- ファンアウトWLP：「RDL traces are routed both inwards and outwards beyond the limits of the die」（RDL配線は内側にも、ダイの外側へも向かう）
同社は、ファンインの限界をこう述べています。 「Fan-In WLP faces processing challenges as the area available for I/O layout is limited to the die surface.」 （I/Oを配置できる面積がダイ表面に限られる）事実。
チップ寸法とボールピッチを仮に置いて、置ける端子数を比べます本稿の計算。
- 前提：チップ 5 × 5 mm、パッケージ 8 × 8 mm、ボールピッチ 0.4 mm
- ファンイン：5 ÷ 0.4 ＝ 12.5 → 一辺12個 → 12 × 12 ＝ 144端子
- ファンアウト：8 ÷ 0.4 ＝ 20 → 一辺20個 → 20 × 20 ＝ 400端子
- 比＝ 400 ÷ 144 ≒ 2.8倍
前提：すべて本記事が置いた仮の寸法です。実際には外周の余白やキープアウト領域があり、このとおりにはなりません。 それでも「面積が2.56倍になれば端子数も2.56倍になる」という関係は変わりません（8²÷5²＝2.56）。
ASEが特徴として「Die Shrinkage: Fan-Out allows ball placement beyond the die area」 （ダイの縮小：ファンアウトはダイ領域を超えたボール配置を可能にする）を挙げているのは、この裏返しです事実。 端子数を保ったまま、チップだけ小さくできる。シリコンのコストが下がります（本記事による解説）。
ASEはさらに、ファンアウトの利点を方式別に整理しています事実。
| 比較対象 | ASEが挙げる利点（原文） |
|---|---|
| フリップチップに対して | Slightly smaller footprint／Lower profile／Better electrical performance／Better thermal performance／Substrate-less package／SiP and 3D integration advantage |
| ファンイン WLCSP に対して | Higher board-level reliability／Fan-out area to counter the pad limitation issue／The use of known good die (KGD)／Better thermal performance／Built-in back-side protection／No restriction in bump pitch／SiP and 3D integration advantage |
※ ASE「Fan-Out Packaging」の記載による［参考資料1］。強調は本記事によるものです。
3. チップファーストか、チップラストか
ファンアウトの世界で最も大きな分岐が、チップを先に置くか、配線を先に作るかです。 ASEは3つの方式を挙げています事実。
ASEは、チップファーストの課題を 「die shift, die protrusion, wafer warpage and RDL scaling」と列挙し、 これが「limits its usage for complex multi-chip packaging and system-in-package (SiP) with passives integration」 （複雑なマルチチップパッケージや受動部品を統合したSiPへの適用を制限する）としています事実。
対してチップラストは、 「molding is conducted after chips are secured on the RDL with flip chip bonds, thereby eliminating die shift, die protrusion and wafer warpage issues during the RDL fabrication」 （チップがフリップチップ接合でRDLに固定されたあとにモールドするため、 RDL形成中のダイシフト・ダイの突出・ウェハの反りの問題が排除される）と説明されています事実。
チップファーストで起きるdie shift（ダイのずれ）は、 「PLP」編で詳しく扱ったとおり、封止樹脂が硬化時に縮むことが原因です。
つまりこれは配置精度の問題ではありません。正確に置いても、そのあと樹脂が動かしてしまう。 だから対策は2つに分かれます。
- 材料で解く：収縮の小さい封止材を作る（「アンダーフィル」編で見た顆粒材の反り低減）
- 順番で解く：樹脂を固めるのを、配線を作ったあとにする（チップラスト）
チップラストは、材料の問題を工程の順番で回避した解だと読めます。 そしてその代償として、チップを1個ずつ接合する工程が増えます—— 「ボンディング」編で見た「1個ずつ押さえる」コストが、ここにも現れます（本記事による解説）。
4. 素材技術者の視点①：封止樹脂が「基板」になる
ファンアウトの最大の特徴は、ASEが挙げる「Substrate-less package」という一語に集約されます事実。 基板が無い。では、何がその役目を引き受けているのか。
答えは、封止樹脂（エポキシモールド）と再配線層（RDL）です。
「アンダーフィル」編で見たとおり、封止材の本来の役目は 「チップ保護」「絶縁性確保」「熱拡散」「ハンドリング性の確保」でした事実。
ファンアウトでは、そこに「構造体として全体を支える」が加わります。 基板が無いのですから、樹脂がパッケージの形を決め、剛性を持ち、反りを決めます。
だから要求が一段変わります。
- 収縮：固まるときに縮めば、チップがずれる（die shift）
- CTE：シリコンと違いすぎれば、温度が変わるたびに反る
- 平坦性：この上に2μmの配線を引くので、表面がうねっていてはいけない
- 研削性：チップの裏面を出すために削られることがある
「覆う材料」から「支える材料」へ。 ファンアウトの普及が、封止材メーカーにとって新しい製品群を生んだ理由はここにあります（本記事による解説）。
5. 素材技術者の視点②：RDLの細さが、世代を決めている
ASEは、自社のファンアウト製品をRDLの線幅／間隔（L/S）と層数、開始年とともに公表しています事実。 この一覧が、ファンアウトの歴史そのものになっています。
| 製品 | 用途 | パッケージ寸法 | RDL L/S | RDL層数 | 開始年 |
|---|---|---|---|---|---|
| eWLB | BB, RF, Codec, Car Radar | 〜12×12 | 12/12 μm | 2層 | 2009 |
| FOPoP | AP & Memory | 〜15×15 | 5/5 μm | 3層 | 2016 |
| FOCoS | Networking, Server | 〜67×67 | 2/2 μm | 3層 | 2016 |
| FOSiP | RF, FEM, Power, MCU | 〜15×15 | 5/5 μm | 5層 | 2017 |
| M-Series | RF, BB, PMIC, Codec | 〜12×12 | 8/8 μm | 2層 | 2018 |
| Panel FO | RF, FEM, Power, Server | 〜67×67 | 2/2 μm | 5層 | 2019 |
※ ASE「Fan-Out Packaging」の製品一覧による［参考資料1］。eWLBはInfineonからのライセンス（Chip-First, Face-Down）、M-SeriesはDeca Technologiesからのライセンス（Chip-First, Face-Up）、FOCoSはASE自社開発と記載されています。
この表で注目すべきは、12/12 → 8/8 → 5/5 → 2/2 μm という推移です事実。 そして2/2μmを実現しているのは、大きなパッケージ（〜67×67 mm）の製品だけです。
細くするために何が要るか。「RDL」編で扱ったとおりです。
- 感光性樹脂の解像度：2μmの開口を安定して開けられること
- 下地の平坦性：封止樹脂の表面がうねっていては露光の焦点が合わない
- 銅めっきの均一性：細い溝を均一に埋める（「ビア」編の添加剤の話）
Amkorも、HDFOについて「Interconnect density down to 2/2 μm」とし、 絶縁材料は「Polymer dielectrics」だと記しています事実。 さらに同社は、HDFOがシリコンと無機絶縁膜ではなく有機絶縁膜を使うことを特徴としています。
シリコン系を使わずに2μmまで引く。 これは「RDL」編・「インターポーザ」編で見た 「どこまで有機材料で粘れるか」という問いの、ファンアウトにおける答えです（本記事による解説）。
ブリッジと組み合わせる
ASEのFOCoS-Bridgeでは、さらに踏み込んでいます。 「The Si bridge die (L/S 0.6/0.6 um) are embedded in the fan-out RDL layer (L/S 10/10 um) for making the connection between ASIC and HBM.」 （L/S 0.6/0.6μmのシリコンブリッジダイを、L/S 10/10μmのファンアウトRDL層に埋め込み、 ASICとHBMのあいだをつなぐ）事実。
ここで起きていることは、「ブリッジ」編で見た「必要な場所にだけ細かくする」の徹底です。
ASICとHBMをつなぐ区間だけ0.6/0.6μm。それ以外は10/10μm。 線幅の比で約17倍の差が、ひとつのパッケージに同居しています本稿の計算。
細かい配線は、シリコンにしか引けない。だからシリコンは埋め込む。 有機材料で引ける範囲は有機材料で済ませる—— 材料の得意・不得意で領域を分割する設計が、ここでも現れています（本記事による解説）。
6. 大きくする ― ウェハからパネルへ
ASEは、パネルレベル・ファンアウトを 「By using a rectangular panel as the reconstituted carrier, panel level fan-out (Panel FO) offers the potential for lower production cost due to higher area utilization ratio of the carrier and better economical manufacturing, especially for large packages.」 （再構成キャリアとして長方形のパネルを使うことで、キャリアの面積利用率が高まり、 とくに大型パッケージで低い製造コストの可能性がある）と説明しています事実。
そして重要なのが、パネルサイズが用途で使い分けられていることです。 「300 x 300 mm panels for high-density solution (Chip-Last), 600 x 600 mm panels for low-density solution (Chip-First)」事実。
ASEの使い分けが示しているのは、はっきりしたトレードオフです事実。
- 300×300 mm ＋ チップラスト → 高密度
- 600×600 mm ＋ チップファースト → 低密度
面積で4倍になると、反りも、位置精度の要求も、露光の難しさも増します。 だから大きいパネルでは細かい配線をあきらめ、小さいパネルでは取り数をあきらめる。
「PLP」編で見た「大きくすれば安くなるが、大きくすると難しくなる」という構図が、 ここでは2つの製品ラインとして固定化されています（本記事による解説）。
7. 課題
(1) 基板を捨てたが、基板に戻ってもいる
ファンアウトの売りは「Substrate-less package」でした事実。 ところが大型・高I/Oの領域では、ファンアウトパッケージを基板の上に載せる方式が主流になっています。
ASEのFOCoSは「a fan-out package flip-chip mounted on a high pin count ball grid array (BGA) substrate」 （高ピン数BGA基板にフリップチップ実装されたファンアウトパッケージ）と定義されています事実。 Amkorも、S-SWIFTを「Fan-out package flip-chip mounted on a high pin count BGA substrate」としています事実。
ファンアウトは「基板をなくす技術」から「基板の上に細かい配線層を足す技術」へ、役割を広げました（本記事による解説）。 そしてその位置づけは、シリコンインターポーザの代わりです。 ASEはFOCoSについて「FOCoS eliminates the need for an interposer which helps to reduce the package cost.」 と述べています事実。
(2) 反りは、樹脂の面積で決まる
Amkorは、S-SWIFTの利点として 「lower costs compared to 2.5D, a thinner package, reduced insertion loss, improved impedance control, and lower warpage」 を挙げています事実。 「lower warpage（より小さい反り）」が利点として並んでいるのは、 裏を返せば反りが最大の関心事だということです（本記事による解説）。
「アンダーフィル」編で見たとおり、反りはCTE差と成形収縮から生まれます。 ファンアウトでは、その樹脂がパッケージの大部分を占めます。 樹脂の面積が増えるほど、反りは効いてくる—— だから600×600 mmパネルは低密度向けに割り当てられているのです（本記事による解説）。
(3) 良品チップを並べるという前提
ASEの工程説明には、「very precisely positioning the known-good chips」という一節があります事実。 ファンアウトは良品と分かっているチップを並べることが前提です。
そして同社は、ファンインWLCSPに対する利点として「The use of known good die (KGD)」を、 チップラストの利点として「less KGD yield concerns」を挙げています事実。 ——「テスト」編で扱ったKGDが、ここでも前提条件として効いています（本記事による解説）。
ファンアウトは、「基板を樹脂とRDLに置き換えた」技術です。そして置き換えた結果、材料の役割が組み替わりました。
- 封止樹脂：覆う材料 → 支える構造材（収縮・CTE・平坦性が製品性能になる）
- RDL：チップ上の再配線 → 基板配線の代わり（12/12から2/2μmへ、さらにブリッジで0.6/0.6μmへ）
- 工程順：チップファースト（安い）とチップラスト（細かい）の分岐
- キャリア：ウェハ（丸い）からパネル（四角い）へ。ただし大きさと細かさは両立しない
そして最も重要なのは、ファンアウトが「基板なし」から出発して、 いまや「基板の上に載せる高密度配線層」として使われていることです。 シリコンインターポーザの代替という役割が、この技術の現在地です（本記事による解説）。
8. 用語集
- ファンアウト（Fan-Out）
- チップ表面の外側へ接続を広げ、より多くの外部I/Oを可能にするパッケージ方式。
- ファンイン（Fan-In）
- 配線をダイの中心方向にのみ引く方式。端子はチップ面積の中に限られる。
- WLP
- Wafer Level Packaging。ウェハの状態でパッケージを作る技術。
- WLCSP
- Wafer Level Chip Scale Package。チップとほぼ同じ大きさのウェハレベルパッケージ。
- 再構成ウェハ
- 切り出したチップをキャリア上に並べ直し、樹脂で固めて作る人工のウェハ。
- チップファースト
- チップを先に並べて固め、そのあとRDLを作る方式。
- チップラスト（RDLファースト）
- 先にRDLを作り、あとからチップを接合する方式。
- ダイシフト
- 封止樹脂の硬化収縮などでチップの位置がずれる現象（「PLP」編で詳述）。
- ダイプロトルージョン
- die protrusion。チップが樹脂面から突き出してしまう現象。
- RDL
- Re-Distribution Layer。再配線層（「RDL」編で詳述）。
- L/S
- Line / Space。配線の線幅と間隔。小さいほど細かい。
- eWLB
- embedded Wafer Level Ball-grid array。初期のファンアウト方式。
- FOCoS
- Fan-Out Chip on Substrate。ファンアウトパッケージを基板にフリップチップ実装した構成。
- HDFO
- High Density Fan-Out。高密度のファンアウト。AmkorのSWIFT／S-SWIFTなど。
- パネルレベル
- 丸いウェハではなく四角いパネルをキャリアに使う方式（「PLP」編で詳述）。
- KGD
- Known Good Die。良品と保証されたダイ（「テスト」編で詳述）。
- 反り（warpage）
- CTE差や成形収縮によってパッケージが変形すること。
9. 参考資料（一次情報）
- ASE「Fan-Out Packaging」 — ase.aseglobal.com
- ASE「FOCoS（Fan-Out Chip on Substrate）」 — ase.aseglobal.com
- Amkor「SWIFT® HDFO」 — amkor.com
- Amkor「S-SWIFT™ Silicon Wafer Integrated Fan-Out」 — amkor.com
10. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| ファンアウトが「any package with connections fanned-out of the chip surface, enabling more external I/Os」であること。「Conventional fan-out packages use an epoxy mold compound to fully embed the dies, rather than placing them upon a substrate or interposer.」。工程が「dicing chips on a silicon wafer, and then very precisely positioning the known-good chips on a thin "reconstituted" or carrier wafer/panel, which is then molded and followed by a redistribution layer (RDL) atop the molded area...and then forming solder balls on top」であること。ファンインが「All RDL traces are routed in towards the center of the die」、ファンアウトが「RDL traces are routed both inwards and outwards beyond the limits of the die」であること。「Fan-In WLP faces processing challenges as the area available for I/O layout is limited to the die surface.」。「Die Shrinkage: Fan-Out allows ball placement beyond the die area」。フリップチップに対する利点（Substrate-less package を含む6項目）とファンインWLCSPに対する利点（KGD、No restriction in bump pitch を含む7項目）。チップファーストが「provides a lower cost solution suitable for low I/O applications」であり課題が「die shift, die protrusion, wafer warpage and RDL scaling」であること。チップラストが「has less KGD (known good dice) yield concerns compared with the Chip-First process」「molding is conducted after chips are secured on the RDL with flip chip bonds, thereby eliminating die shift, die protrusion and wafer warpage issues during the RDL fabrication」「allows ultra-fine pitch scales e.g. 2um」であること。Panel FOが「offers the potential for lower production cost due to higher area utilization ratio of the carrier」であり「300 x 300 mm panels for high-density solution (Chip-Last), 600 x 600 mm panels for low-density solution (Chip-First)」であること。製品一覧（eWLB 12/12μm・2層・2009／FOPoP 5/5μm・3層・2016／FOCoS 2/2μm・3層・2016／FOSiP 5/5μm・5層・2017／M-Series 8/8μm・2層・2018／Panel FO 2/2μm・5層・2019、およびパッケージ寸法と用途）。eWLBがInfineon、M-SeriesがDeca Technologiesからのライセンスであること | ASE「Fan-Out Packaging」［参考資料 1］https://ase.aseglobal.com/en/technology/fan_out | 事実 |
| FOCoSが「a fan-out package flip-chip mounted on a high pin count ball grid array (BGA) substrate」であること。「FOCoS eliminates the need for an interposer which helps to reduce the package cost.」。FOCoS-Bridgeで「The Si bridge die (L/S 0.6/0.6 um) are embedded in the fan-out RDL layer (L/S 10/10 um) for making the connection between ASIC and HBM.」であること。FOCoS-CFが「no micro-bumps between the Si dies and fanout RDL (L/S 2/2 um)」であること。高I/O（>1000）向けであること | ASE「FOCoS」［参考資料 2］https://ase.aseglobal.com/focos/ | 事実 |
| SWIFT/HDFOが「Interconnect density down to 2/2 μm」であること。絶縁材料が「Polymer dielectrics」であること。「Multi-die and large die capability」「Large body package capability」に対応すること | Amkor「SWIFT® HDFO」［参考資料 3］https://amkor.com/technology/swift/ | 事実 |
| S-SWIFTが「Fan-out package flip-chip mounted on a high pin count BGA substrate」であること。「Eliminates the need for an interposer, reducing package costs」「Offers lower costs compared to 2.5D, a thinner package, reduced insertion loss, improved impedance control, and lower warpage」「Supports high I/O counts (>1000)」であること | Amkor「S-SWIFT™」［参考資料 4］https://amkor.com/technology/s-swift/ | 事実 |
| チップ5×5 mm・パッケージ8×8 mm・ボールピッチ0.4 mmを仮定したときの端子数（144 と 400、約2.8倍）、および面積比 8²÷5²＝2.56 | 本稿の計算。寸法はすべて本記事が置いた仮定であり、外周の余白やキープアウト領域を考慮していない | 本稿の計算 |
| FOCoS-Bridgeにおける線幅の比「10 ÷ 0.6 ≒ 約17倍」 | 本稿の計算。前提となる値は参考資料2［参考資料 2］https://ase.aseglobal.com/focos/ | 本稿の計算 |
| 図5が、用途もパッケージ寸法も異なる製品をL/Sという1つの軸だけで並べたものであり、優劣の比較ではないこと。図7の四角形の大きさの比が実寸に対応していないこと | 本記事による注記。数値自体の出典は参考資料1・2 | 解説 |
| 再構成ウェハがRDL形成装置を流用するための工夫であるという説明。封止樹脂の役割が「覆う材料」から「支える構造材」へ変わったという整理（収縮・CTE・平坦性・研削性）。ダイシフトが配置精度ではなく樹脂の収縮の問題であり、チップラストは材料の問題を工程順で回避した解だという読み取り。2μmを超えると必要になる要素（感光性樹脂の解像度・下地の平坦性・めっきの均一性）の整理。「基板なし」から「基板の上に載せる高密度配線層」へ役割が広がったという指摘。反りが樹脂の面積で効くため600×600 mmが低密度向けに割り当てられているという読み取り | 公表内容にもとづく本記事の整理・解説。各社が表明した見解ではない | 解説 |
| 図1・図3・図4・図5・図7の図が、実際の観察像や設計図ではなく説明のための作図であること | 本記事による注記 | 解説 |
最終更新：2026年9月20日／出典は一次情報（パッケージメーカーの公式技術ページ）に限定しています。 構造の整理や材料設計上の読み取りを含むため、それらは「解説」として出典付きの事実と区別しています。 図はすべて説明用の概念図です。図1・図3・図4・図5・図7はベクター作図、それ以外はAI生成イメージであり、いずれも実際の断面写真・顕微鏡像・製品の実物を示すものではありません。