TECHNOLOGY EXPLAINER
パッケージ基板とは何か
― ナノとミリを、100万倍の落差でつなぐ「変換器」
半導体の話題は、ほとんどがシリコンの中で起きていることに向けられます。 しかしAI時代のボトルネックは、しばしばシリコンの外側——チップを載せる「板」の側にあります。 素材技術が主役になる領域を、初めての方にも分かる形で解説します。
- パッケージ基板とは何か（3行でつかむ）
- なぜ必要なのか ― 100万倍のスケール変換
- 構造：コア層とビルドアップ層
- どうやって配線を作るのか（SAP工程）
- 素材技術者の視点：ABFと、拮抗する5つの要求
- コア材の戦い ― 反りを抑える
- なぜ今ボトルネックなのか
- ガラスコアという次の一手
- 課題
- 用語集／参考資料／出典対応表
事実＝メーカー・材料各社の公表資料に記載のある値（出典リンクあり）
本稿の計算＝明示した仮定をもとに本記事が算出した値
未確定／将来＝開発中・検討段階であり、量産実績が確認できていない事項
1. パッケージ基板とは何か（3行でつかむ）
パッケージ基板（IC substrate／FC-BGA基板）とは、 「シリコンチップを載せ、その極細の端子を、マザーボードが扱えるサイズの端子へと変換する多層配線板」です。
- 載せる：シリコンダイを機械的に支え、保護する
- つなぐ：ダイの数千〜数万の端子を、内部の多層配線で引き回す
- 変換する：µmスケールの端子を、mmスケールのはんだボールへ「広げて」出力する
Intelのパッケージング技術者は、この役割を端的に「基板とは、要するにスペーストランスフォーマー（空間の変換器）である」と表現しています事実。 シリコンダイはナノメートル単位の回路を、裏面ではマイクロメートル単位のパッドに集約する。 基板はそれを、マザーボード側のミリメートル単位の接続へと変換する——という説明です （Intel, 2023年11月）。
ImageGenによる説明用の概念画像（実写・実測像ではありません）。正確な数値・名称・構造は元の模式図をご確認ください。
元の模式図（正確な注記・数値）を表示
2. なぜ必要なのか ― 100万倍のスケール変換
「なぜチップを直接マザーボードに載せないのか」。これが最初の疑問だと思います。答えは寸法が違いすぎるからです。
ナノメートルとミリメートルの差は100万倍本稿の計算。 この落差を一段で飛び越えることはできません。そこで、µm単位の細かい配線を扱える中間の板を挟み、 段階的に「広げて」いきます。パッケージ基板とは、そのための専用の変換装置です。
そしてAI向けの半導体では、この変換器に課される要求が急激に厳しくなりました。 端子数は数千から数万へ、信号速度は上がり、パッケージ寸法は大型化する。 変換器の性能が、チップの性能を制限しはじめている——これが本記事の主題です。
3. 構造：コア層とビルドアップ層
パッケージ基板は、大きく2つの部分でできています。
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コア層 ― 板としての強さ
中央にある厚めの層で、ガラスクロスに樹脂を含浸させた材料が使われます。 基板の剛性と平坦性を担い、上下を貫くスルーホールで表裏を接続します。 ここが弱いと、基板は熱で反ってしまいます。
ビルドアップ層 ― 配線の細かさ
コアの上下に、絶縁層と銅配線層を交互に積み上げた部分です。 絶縁層にはABF（味の素ビルドアップフィルム）に代表されるフィルム状の材料が使われ、 味の素は1層あたり約10 µmの厚さと説明しています事実 （味の素）。 層間はマイクロビアと呼ばれる微小な穴で接続します。
4. どうやって配線を作るのか（SAP工程）
細い銅配線を作る方法は、大きく2つあります。 「銅の板を削って残す」（サブトラクティブ）か、「必要なところにだけ銅を生やす」（アディティブ）かです。
微細配線で主流なのは後者、SAP（Semi Additive Process／セミアディティブ工法）です。 イビデンは、SAPを中心とした導体形成技術で世界トップクラスの微細配線を実現していると説明しています事実 （イビデン）。
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味の素は、ABFについて「レーザ加工と表面への直接銅メッキによって、マイクロメートル単位の電子回路を形成できる」と説明しています事実 （味の素）。 絶縁材料そのものが、加工方法と一体で設計されていることが分かります。
5. 素材技術者の視点：ABFと、拮抗する5つの要求
ABF ― 日本発の、事実上の標準材料
ビルドアップ層の絶縁材料として、ABF（味の素ビルドアップフィルム）が事実上の標準になっています。
| 項目 | 味の素の公表内容 |
|---|---|
| 発売 | 1999年 |
| シェア | 「約95%」（ストーリーページ）／「主要なパソコンのほぼ100%」（イノベーションストーリー） |
| 組成 | エポキシ樹脂、硬化剤、無機フィラー、難燃剤などを組み合わせた処方 |
| 厚さ | 1層あたり約10 µm |
| 加工 | レーザー加工と表面への直接銅めっきで µm単位の回路を形成 |
| フィルム化の理由 | 従来の液状インクは塗りムラ・気泡・有害ガスの問題があった。貼るだけで済むため工程が短縮される |
すべて事実（味の素公表資料）。シェアについては同社の2つのページで表現が異なるため、両方を併記しています。
食品メーカーが半導体材料で圧倒的シェアを持つという事実は、それ自体が興味深い話です。 しかし技術的に重要なのは、この材料に課されている要求が、互いに矛盾しているという点です。
衝突1：平滑性 ⇔ 密着性
銅めっきを密着させる最も確実な方法は、表面を粗くして樹脂に銅を食い込ませる（アンカー効果）ことです。
ところが配線を細くすると、その凹凸が配線の縁を乱し、断線や短絡を招きます。
高周波では表面の凹凸が伝送損失そのものにもなります。細くするほど平滑にしたいのに、平滑にすると剥がれる。
衝突2：低誘電 ⇔ 耐熱・密着
誘電率と誘電正接を下げるには、分子の極性を抑え、自由体積を増やす方向へ設計します。
しかしその方向は、一般に耐熱性と密着性には不利に働きます。
衝突3：低熱膨張 ⇔ 加工性
反りを抑えるには無機フィラーを増やして熱膨張を下げたい。
しかしフィラーが増えれば、レーザー加工性やフィルムとしての柔軟性が落ちます。
さらに、配線を細くするにはフィラー自体も微細化しなければなりません。
この5つを同時に成立させることが、パッケージ基板用絶縁材料の開発そのものです。 どれか1つを突出させた材料を作るのは難しくありません。難しいのは、全部を妥協点に収めることです。
6. コア材の戦い ― 反りを抑える
ビルドアップ層が「配線の細かさ」を担うのに対し、コア層は「板としての振る舞い」を決めます。 そしてAI向けパッケージの大型化により、ここが深刻な課題になりました。
レゾナックの低熱膨張銅張積層板
レゾナックは2025年2月12日、半導体パッケージの大型化にともなう反りを抑える低熱膨張の銅張積層板（CCL）を開発したと発表しました事実。 公表されている内容は次のとおりです（レゾナック）。
| 項目 | 公表内容 |
|---|---|
| 狙い | パッケージ大型化にともなう反りの抑制 |
| 対象サイズ | 100 mm × 100 mm を超える半導体パッケージ |
| 効果 | 温度サイクル試験で従来品比4倍の耐久性 |
| 開発手法 | マルチスケール解析（計算科学）により、構成材料ごとの設計指針を明確化 |
| 材料設計 | 熱膨張係数を下げて反りを抑え、弾性率を下げて冷却時の割れを抑える |
| 量産 | 2026年を目指す |
| 体制 | 計算科学・情報科学の研究リソースの70%を半導体材料開発に配分 |
すべて事実（レゾナック 2025年2月12日ニュースリリース）。
注目すべきは「熱膨張係数を下げる」と「弾性率を下げる」を同時に狙っている点です。 直感的には、硬くすれば反らないように思えます。しかし硬すぎる材料は、冷却時の収縮応力を逃がせず割れる。 反りにくさと割れにくさは、しばしば逆方向の要求です。
さらに、その最適点を実験ではなくマルチスケール解析で先に絞り込んでいることが重要です。 100 mm角を超えるパッケージでは、試作1回のコストと期間が大きい。 材料開発の勝負どころが、調合の試行錯誤から計算による設計へ移りつつある—— 研究リソースの70%を半導体材料へ振り向けたという記述と合わせて、そう読めます。
7. なぜ今ボトルネックなのか
パッケージ基板は、地味な部品として長く扱われてきました。それが最近、供給と技術の両面で注目される理由は、 AI向けの要求が3つの方向へ同時に進んでいることにあります。
| 方向 | 何が起きているか | 材料への影響 |
|---|---|---|
| ① 大型化 | チップレット化とHBM搭載で、パッケージ面積が拡大 | 反りが寸法に応じて悪化。100 mm角超への対応が必要に |
| ② 多層化・微細化 | 端子数の増加に対応するため、層数を増やし配線を細くする | 層が薄くなるほど平坦度の許容幅が狭まる |
| ③ 高速化 | 信号速度の上昇 | 誘電損失と表面粗さが、そのまま伝送損失になる |
AT&Sは、この状況を明快に述べています。 「パッケージが大きくなり、誘電体層が薄くなるほど、平坦度の許容幅は狭くなる。反りの制御は、室温だけでなくリフローや熱サイクルを通じて、信頼性と歩留まりを決める中心的な要因になる」事実 （AT&S）。
微細化が持ち込む、新しい不良モード
同社はさらに、寸法が細かくなることでそれまで軽微だった信頼性リスクが律速要因に変わると指摘しています事実。
① 界面における銅の疲労（copper fatigue at interfaces）
② ビア充填時のボイド（voiding in via fills）
③ CAF（導電性陽極フィラメント）の形成リスク（conductive anodic filament）
そして、これらは「薬液、めっきプロファイル、誘電体の選択を精密に制御しなければ増大する」と述べられています。 ——装置でも設計でもなく、材料と薬液の話として語られている点に注目してください。
CAFは、ガラスクロスの繊維に沿って銅が樹枝状に成長し、配線間を短絡させる現象です。 配線間隔が狭くなるほど発生しやすくなるため、コア材のガラスクロスと樹脂の密着性、吸湿性が直接効いてきます。 高密度化がコア材の要求を引き上げる、という連鎖がここにあります。
UHDIという次の水準
AT&Sは次世代の目標をUHDI（Ultra-High-Density Interconnect）と呼び、次のように定義しています事実。
- ビルドアップ層で1桁マイクロメートル台のライン／スペースを実現すること
- 直径数十マイクロメートルまで微細化したマイクロビア構造を配置すること
- マルチダイ・チップレット構成に適した100 µm未満のバンプ／ボールピッチに対応すること
8. ガラスコアという次の一手
有機材料の延長線上での改良には限界が見えはじめています。 そこでコア層をガラスに置き換えるという選択肢が本格化してきました。
AT&Sは、従来の有機積層板が反り・ライン／スペースの微細化・誘電損失の3点で限界に直面しているとしたうえで、 ガラスの利点を次のように説明しています事実 （AT&S）。
| ガラスの特性 | もたらす効果 |
|---|---|
| 熱膨張係数をシリコンに近づけて設計できる | 組立および熱サイクル時の熱機械応力と反りを低減 |
| 極めて低いTTV（総厚ばらつき） | 非常に低い反りを達成。リソグラフィと微細バンプ形成に有利 |
| 高抵抗率・低損失正接 | GHz帯からミリ波帯まで信号品質を保ち、寄生を低減 |
| 大型パネルで成形できる | シリコンインターポーザと異なり、先端実装ラインに適合 |
| 光学的透明性・低表面粗さ・寸法安定性 | コパッケージドオプティクスに適する |
構造面では、TGV（Through-Glass Via／ガラス貫通ビア）が垂直方向の電源・信号経路を担います。 金属化の方式には銅による完全充填と側壁めっき＋誘電体充填があり、 それぞれ応力と信頼性のトレードオフが異なると説明されています事実。
Intelも2023年9月にガラス基板を発表し、配線密度10倍の可能性、パターン歪み50%低減、 そして有機基板を制限している反りの問題を劇的に低減するとしています事実。 市場投入は本ディケードの後半を計画としています。
ガラスコア基板の量産時期、歩留まり、コストは本稿の調査時点で公表されていません未確定／将来。 AT&Sは「プロトタイプ開発で半導体メーカーと協業している段階」と述べており、 Intelは「本ディケード後半」としています。 ロードマップ上の目標と、量産実績とを混同しないことが重要です。 また、ガラスは割れやすさ（エッジのクラック）や切断の難しさという固有の課題を持ちます。
9. 課題
(1) 供給の集中
ABFは味の素が「約95%」から「主要パソコンのほぼ100%」というシェアを公表する材料です事実。 基幹材料が一社に集中している構造は、平時には効率的でも、需要が急増したときには供給の制約になり得ます。
(2) 反りと熱サイクル
第6章・第7章で見たとおりです。パッケージの大型化が、そのまま反りの悪化として効いてきます。 レゾナックが100 mm角超を明示的に対象としているのは、この水準が現実の要求になっているからです。
(3) 微細化と信頼性の両立
銅の疲労、ビアのボイド、CAF。いずれも配線が細く・密になるほど顕在化します。 性能を上げる方向と、信頼性を保つ方向が正面から対立しているのがこの領域の難しさです。
10. 用語集
- パッケージ基板
- シリコンダイを載せ、その端子をマザーボード側のサイズへ変換する多層配線板。IC substrate。
- FC-BGA
- Flip Chip Ball Grid Array。ダイを裏返して接合し、裏面のボールで実装するパッケージ形式。
- コア層
- 基板中央の厚い層。ガラスクロスに樹脂を含浸させた材料で、剛性と平坦性を担う。
- コアレス基板
- コア層を持たない基板。薄くできるが、反りの制御が難しくなる。
- ビルドアップ層
- コアの上下に絶縁層と銅配線層を交互に積み上げた部分。微細配線を担う。
- ABF
- 味の素ビルドアップフィルム。ビルドアップ層の絶縁材料として事実上の標準。
- マイクロビア
- ビルドアップ層の層間を接続する微小な穴。レーザーで開けて銅で埋める。
- スルーホール
- コア層を貫通して表裏を接続する穴。マイクロビアより大きい。
- SAP
- Semi Additive Process。必要な場所にだけ銅を成長させる微細配線の形成工法。
- デスミア
- レーザー穴あけ後に残る樹脂残渣を除去する工程。同時に表面を粗化する。
- ライン／スペース
- 配線の幅と間隔。微細配線の水準を表す指標。
- 誘電正接（Df）
- 絶縁材料の中で信号エネルギーが熱に変わる割合。小さいほど高速信号に有利。
- CTE
- 熱膨張係数。材料間の差が反りと応力を生む。
- 反り（warpage）
- 熱によって基板が変形すること。大型化するほど悪化する。
- CAF
- 導電性陽極フィラメント。ガラス繊維に沿って銅が成長し配線間を短絡させる不良。
- TTV
- Total Thickness Variation。板の厚みのばらつき。小さいほど平坦。
- TGV
- Through-Glass Via。ガラスコアを貫通する電極。
- UHDI
- Ultra-High-Density Interconnect。1桁µm台のライン／スペースを目指す次世代の水準。
11. 参考資料（一次情報）
- 味の素「ABF」イノベーションストーリー — ajinomoto.co.jp
- 味の素「アミノサイエンス®から生まれた絶縁フィルム『ABF』ってなに？」 — story.ajinomoto.co.jp
- レゾナック「シミュレーション活用により次世代半導体パッケージ向け低熱膨張銅張積層板を開発」2025年2月12日 — resonac.com
- イビデン「ICパッケージ基板」製品情報 — ibiden.co.jp
- AT&S「Ultra-High-Density Interconnect: The Next Frontier for PCBs and IC Substrates」 — ats.net
- AT&S「Glass Core Substrates: From R&D breakthrough to platform technology」 — ats.net
- Intel「In Glass, a View to the Future of Powerful Chips」2023年11月16日 — newsroom.intel.com
- Intel「Intel Unveils Industry-Leading Glass Substrates to Meet Demand for More Powerful Compute」2023年9月 — newsroom.intel.com
12. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| 基板は「スペーストランスフォーマー」であり、ダイのnm→µmのパッドを、マザーボードのmm接続へ変換する | Intel 記事（2023/11/16）［参考資料 7］https://newsroom.intel.com/new-technologies/in-glass-view-future-of-powerful-chips | 事実 |
| ナノメートルとミリメートルの差は100万倍 | 10⁻⁹ m と 10⁻³ m の比による算出 | 本稿の計算 |
| ABF：1999年発売、シェア約95%／主要パソコンのほぼ100%、エポキシ樹脂・硬化剤・無機フィラー・難燃剤、1層約10 µm、レーザー加工＋直接銅めっきでµm単位の回路、フィルム化の理由 | 味の素 公表ページ2件［参考資料 1］https://www.ajinomoto.co.jp/company/jp/rd/our_innovation/abf/［参考資料 2］https://story.ajinomoto.co.jp/rd/017.html | 事実 |
| イビデンはSAPを中心とした導体形成技術で世界トップクラスの微細配線を実現。マイクロビアが重要要素 | イビデン 製品ページ［参考資料 4］https://www.ibiden.co.jp/product/electronics/merchandise/fliptippkg/ | 事実 |
| レゾナック：低熱膨張CCL、100 mm×100 mm超のパッケージ向け、温度サイクル試験で従来比4倍、マルチスケール解析、CTEと弾性率の両方を下げる設計、2026年量産、研究リソースの70%を半導体材料へ | レゾナック ニュースリリース（2025/2/12）［参考資料 3］https://www.resonac.com/news/2025/02/12/3430.html | 事実 |
| パッケージ大型化・誘電体層の薄化により平坦度の許容幅が狭まり、反り制御が信頼性と歩留まりの中心要因になる | AT&S 技術記事［参考資料 5］https://ats.net/en/ultra-high-density-interconnect-the-next-frontier-for-pcbs-and-ic-substrates/ | 事実 |
| 微細化で顕在化するリスク：界面での銅疲労、ビア充填時のボイド、CAF形成。薬液・めっきプロファイル・誘電体選択の精密制御が必要 | AT&S 技術記事［参考資料 5］https://ats.net/en/ultra-high-density-interconnect-the-next-frontier-for-pcbs-and-ic-substrates/ | 事実 |
| UHDI＝1桁µm台のライン／スペース、直径数十µmのマイクロビア、100 µm未満のバンプ／ボールピッチ | AT&S 技術記事［参考資料 5］https://ats.net/en/ultra-high-density-interconnect-the-next-frontier-for-pcbs-and-ic-substrates/ | 事実 |
| ガラスコアの利点：CTEをシリコンに近づけられる、低TTV・低反り、低損失正接、大型パネル成形、光学用途適性。TGVの金属化は完全充填と側壁めっきでトレードオフが異なる | AT&S 技術記事［参考資料 6］https://ats.net/en/glass-core-substrates-from-rd-breakthrough-to-platform-technology/ | 事実 |
| Intelガラス基板：配線密度10倍、パターン歪み50%低減、反りの大幅低減、本ディケード後半に投入 | Intel 公表資料［参考資料 8］https://newsroom.intel.com/artificial-intelligence/intel-unveils-industry-leading-glass-substrates | 事実 |
| 平滑性と密着性、低誘電と耐熱・密着、低熱膨張と加工性が相反すること | 材料工学上の一般的な関係にもとづく解説。特定製品の数値主張は行っていない | 解説 |
| ガラスコア基板の量産時期・歩留まり・コスト | 本稿調査時点で公表を確認できず | 未確定／将来 |
最終更新：2026年9月20日／出典は一次情報（メーカー・材料各社の公式発表・技術ページ）に限定しています。 図はすべて説明用の概念図です。図1・図2・図4・図6はベクター作図、それ以外はAI生成イメージであり、いずれも実際の構造・寸法比を正確に表すものではありません。