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ナノスケールのトランジスタ 技術解説

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TECHNOLOGY EXPLAINER

ナノスケールのトランジスタ
― 「何ナノ」という名前と、実際の寸法は別のもの

最先端のロジック半導体は、「3 nm」「2 nm」といった世代の名前で呼ばれます。 けれども、その数字がトランジスタの実際の寸法を表しているとは限りません。 トランジスタの構造は、平面 → FinFET → ナノシート（GAA）→ CFETと、ゲートがチャネルを囲む面を増やす方向に進んでおり、 チャネルの厚みは数 nm、ゲート絶縁膜は 1 nm 前後の世界に入っています。 この記事は、TSMC・Samsung・Intel・imec の公式資料、IRDS ロードマップ、査読論文・学会論文を一次情報として、 構造の流れ、ノード名と実寸の違い、チャネル材料（Si、二次元半導体）、High-k ゲート絶縁膜、ドーピング、短チャネル効果を整理した解説です。 量産時期は「量産開始が公表されたもの」と「予定・目標」を分けて書き、特定企業の優劣は示しません。

構成：TSMC・Samsung・Intel の公式ページ、imec の技術記事（2020年・2022年）、IRDS 2023「More Moore」、IEEE IEDM／VLSI の論文を一次情報として使用／最終更新 2026年10月9日（各社の公表状況の確認日も同日）

ナノスケールのトランジスタの構造・工程を示す解説画像
概念図（AI生成イメージ）。「ウェハを入れた容器が、製造装置に渡される」という、最先端ロジックの製造現場の一場面を表現したものです。実在の工場・装置・製品を示すものではありません。
この記事の構成
  1. トランジスタは何を「止めて」いるのか ― 3行でつかむ
  2. 構造の進化 ― ゲートがチャネルを囲む面を増やす
  3. 公式資料で確認できる現在地 ― 量産開始と予定を分ける
  4. 本稿の計算：ノード名が寸法なら、面積はどうなるか
  5. 短チャネル効果 ― 薄いチャネルが「止める力」を支える
  6. 素材技術者の視点①：ナノシートの間の「10 nm のすきま」に何を詰めるか
  7. ゲート絶縁膜 ― High-k と等価酸化膜厚
  8. ドーピング ― ナノのチャネルでは、不純物の「個数」が問題になる
  9. チャネル材料 ― Si、SiGe、そして二次元半導体
  10. 素材技術者の視点②：研究室の最高値と、量産の仕様は別のもの
  11. 課題と、本稿で確認できなかったこと
  12. 用語集／参考資料／出典対応表
本記事の表記ルール

事実＝公表資料に記載のある内容（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝企業や機関の計画・目標・予測で、実績や量産開始が確認できていないもの
このほか、構造の整理や材料設計上の読み取りは「解説」として区別し、根拠の弱い見立ては推測と明記しています。
各社の性能値は企業自身の主張であり、比較の条件が公表されていない数値どうしで優劣をつけていません。研究室での単一素子の値を、量産品の性能として書いていません。

1. トランジスタは何を「止めて」いるのか ― 3行でつかむ

imec は、トランジスタを「電気的なスイッチ」として説明しています。ゲート・ソース・ドレインの3つの電極があり、ソースとドレインの間のチャネルを流れる電流を、ゲート電圧で入り切りするものです事実。 微細化で課題になるのは、スイッチを「入れる」ことより「切る」ことです（本記事による解説）。

  • 止めにくくなる：ゲートが短くなると、ゲートの電圧が届かないところまでドレイン側の影響が及び、短チャネル効果で性能が落ちます。imec は、FinFET は多ゲート構造でこの効果を抑えられると説明し、微細化がさらに進むとFinFETでもチャネルの制御が足りなくなると述べています事実
  • 対策は「ゲートで囲む面を増やす」こと：平面（上の1面）→ FinFET（3面）→ ナノシート／GAA（全周）→ CFET（n と p を縦に積む）と進んでいます事実
  • 「3 nm」は寸法の名前ではない：IRDS（半導体のロードマップ）は、ノード名は企業ごとに合意がないと明記しています。実際の寸法は、ゲートピッチ、金属ピッチ、フィンピッチ、ゲート長などで別に表されます事実

2. 構造の進化 ― ゲートがチャネルを囲む面を増やす

imec によると、最初の商用 FinFET（22 nm）は2012年に登場しました。FinFET はチャネルが「ひれ（fin）」の形で、ゲートが3面から囲みます事実。 FinFET の原型は、Hisamoto らの論文「FinFET ― 20 nm まで微細化できる自己整合のダブルゲート MOSFET」（IEEE Transactions on Electron Devices、2000年）です［参考資料11、題名と書誌のみ確認］。

ナノスケールのトランジスタの構造・工程を示す解説画像
図1　概念画像（ImageGenで生成）。平面型、FinFET、GAAの順に、ゲートがチャネルを囲む形が変わります。拡大模型の膜厚や寸法、材料の色は説明用です。 ［参考資料7〜10］
形状・色・寸法は説明用です。数値・原文の対応は下の元図で確認できます。
元のSVG模式図と正確な説明を見る

図の読み方・元図の説明：ゲートがチャネルを囲む面を増やしてきた流れ（概念図） / 電流の向きに垂直な断面の模式図。青＝チャネル、橙＝ゲート（絶縁膜を含む）、灰＝基板や絶縁の壁。 / 平面 / ゲートは上の / 1面だけ / FinFET / ゲートが3面から / 囲む（2012年〜） / ナノシート / ゲートが4面から / 囲む（GAA） / フォークシート / 壁を挟んで n と p / を近づける（案） / CFET / n / p / n と p を / 縦に積む（研究） / ※ 構造の整理は imec［参考資料7・8・9］と IRDS 2023［参考資料10］によります。寸法・シートの枚数は図示のための簡略化です。 / ※ 並べ方は本記事によるもので、実在の製品の断面や寸法を示すものではありません。

ゲートがチャネルを囲む面を増やしてきた流れ（概念図） 電流の向きに垂直な断面の模式図。青＝チャネル、橙＝ゲート（絶縁膜を含む）、灰＝基板や絶縁の壁。 平面 ゲートは上の 1面だけ FinFET ゲートが3面から 囲む（2012年〜） ナノシート ゲートが4面から 囲む（GAA） フォークシート 壁を挟んで n と p を近づける（案） CFET np n と p を 縦に積む（研究） ※ 構造の整理は imec［参考資料7・8・9］と IRDS 2023［参考資料10］によります。寸法・シートの枚数は図示のための簡略化です。 ※ 並べ方は本記事によるもので、実在の製品の断面や寸法を示すものではありません。
図1　概念図（ベクター作図）。トランジスタの構造が、ゲートでチャネルを囲む面を増やす方向に進んできた流れを、断面の模式図で並べたものです。寸法・シートの枚数・材料は簡略化しており、実在の製品の断面を示すものではありません。フォークシートは imec が提案した案、CFET は研究開発段階の構造です［参考資料7〜10］。

imec の技術記事（2022年）は、FinFET からナノシートへの移行の理由を次のように整理しています事実。 標準セルの高さを縮めるため、1つのセルに入るフィンの数を3本から2本、さらに1本へと減らす（フィンの本数を減らす）と、駆動電流が落ち、ばらつきが増える。フィンを高く細くしても限界がある。 そこでナノシートを縦に積むことで、1本のフィン分の面積に、より大きな有効チャネル幅を確保する。ナノシートはゲートがチャネルの全周を囲む（GAA）ため、ゲートが短くても制御しやすい、という説明です。

本稿の計算

有効チャネル幅（Weff）が、構造でどう変わるかの一例です本稿の計算。

  • FinFET（1本）：フィン高さ 50 nm、フィン幅 6 nm と仮定。Weff ＝ 2 × 高さ ＋ 幅 ＝ 2 × 50 ＋ 6 ＝ 106 nm
  • ナノシート（3枚）：各シートの幅 25 nm、厚さ 5 nm と仮定。Weff ＝ 3 × (2 × 幅 ＋ 2 × 厚さ) ＝ 3 × (50 ＋ 10) ＝ 180 nm

前提と限界：寸法はすべて本稿の仮定で、実在の製品の値ではありません。シートの間隔、占有面積、角の効果、ゲートが巻き付く長さの違いは考慮していません。 「同じ面積の中に、縦に枚数を増やして有効幅を稼ぐ」という考え方を示すための計算です。

imec は、ナノシートの工程が FinFET と違う点を4つ挙げています事実。 ①Si と SiGe の多層膜をエピタキシャル成長させてチャネルを作る（SiGe は後で除く犠牲層）、 ②内側スペーサー（ゲートとソース・ドレインを絶縁する誘電体）を、SiGe を横方向にエッチングして作る（最も難しい工程と同記事は述べる）、 ③SiGe を選択エッチングしてシートを解放（チャネルリリース）する。シートどうしが張り付くスティクションの制御が必要、 ④シートの周りと間に仕事関数金属を入れる置換メタルゲート工程。

FinFET から GAA への移行 ― 公表された節目と予定（企業の発表から） ※ 本記事で抜き出した節目で、すべてを網羅したものではありません。紫の枠は予定・目標です。 2012年 2022年 2025〜26年 2026年後半 2028年〜 最初の商用 FinFET（22 nm） imec の記述 TSMC：3nm FinFET 量産 Samsung：3nm GAA の初期生産 TSMC：N2 の 量産開始（2025年 第4四半期） Intel：18A 量産 TSMC：N2P の 量産予定、A16 は 量産準備完了予定 TSMC：A14 は 2028年、A13 は 2029年の量産予定 CFET は研究段階 ※ 2012年は imec［参考資料8］、TSMC は同社の公式ページ［参考資料1〜3］によります。 ※ Samsung は2022年6月30日のニュースリリース［参考資料4］、Intel は同社の公式ページ［参考資料6］によります。 ※ 2026年後半以降は各社の予定で、実績ではありません。Samsung と Intel の最新の量産状況は、確認した公式ページの範囲に限られます。 ※ 並べ方は本記事によるもので、各社の技術の優劣を示すものではありません。
図2　概念図（ベクター作図）。FinFET から GAA（ナノシート）への移行に関する、各社の公式発表の節目と予定を並べたものです。2026年後半以降は各社の予定であり、実績ではありません。並べ方は本記事によるもので、各社の優劣を示すものではありません。出所は各社の公式ページとニュースリリースです［参考資料1〜4・6・8］。

3. 公式資料で確認できる現在地 ― 量産開始と予定を分ける

企業・機関公表内容区分
TSMC2nm（N2）は2025年第4四半期に量産を開始（同社のページ）。第1世代のナノシートトランジスタを採用。N2P は2026年後半に量産予定。3nm（N3）FinFET は2022年に量産へ移行。N7（2018年）・N5（2020年）はFinFETN2：事実（企業の発表）／N2P：未確定／将来
TSMC（先の世代）A16：ナノシートトランジスタと裏面電源（backside power rail）を組み合わせ、N2P 比で同じ電圧で8〜10%の速度向上、同じ速度で15〜20%の電力削減、最大1.10倍のチップ密度（同社の主張）。2026年後半に量産準備完了予定。A14：N2 比で同じ電力で10〜15%の速度向上、または同じ速度で25〜30%の電力削減、論理密度20%超の向上（同社の主張）。2028年に量産予定。A13 は2029年量産予定未確定／将来（性能値も企業の主張）
Samsung2022年6月30日、GAA 構造の 3nm の初期生産を開始と発表。同社の GAA は MBCFET（Multi-Bridge-Channel FET）で、ナノシートを採用。5nm 比で、第1世代は消費電力最大45%減、性能23%向上、面積16%減、第2世代は消費電力最大50%減、性能30%向上、面積35%減（同社の主張・計画。比較の条件は同リリースで確認できなかった）初期生産開始：事実（企業の発表）／第2世代：未確定／将来
Intel同社の 18A のページは、RibbonFET（GAA）と PowerVia（裏面電源）を採用し、「米国で量産中（In high-volume production）」と記載。Intel 3.1 比で、同じ電力で性能最大18%向上、同じ性能で電力38%減、チップ密度30%向上（同社の主張）事実（企業の記載。性能値は企業の主張）
imecナノシートの先としてフォークシート（n と p の間に誘電体の壁を入れる案）とCFET（n と p を縦に積む）を提案・研究。CFET は monolithic と sequential の2つの作り方を検討。IRDS 2023 は、2031年以降に p と n を積み重ねることが見込まれるとしている研究・予測：未確定／将来

TSMC の A14 の比較は「N2」、A16 は「N2P」を基準にしており、基準が異なるため数値どうしを並べて優劣をつけることはできません。Samsung と Intel の比較対象（5nm、Intel 3.1）も異なります。CFET の量産開始を発表した企業は、本稿が確認した公式資料の範囲では見つかりませんでした。Samsung の現在の GAA 世代の量産状況は、本稿では確認していません。

素材技術者の読みどころ：GAA は「FinFET の延長」として導入されている

Samsung の2018年の学会論文（Bae ら）は、MBCFET をFinFET の工程の90%以上を使い、少数のマスクの変更で作れると述べ、 短ゲート長でサブスレッショルドスイング 65 mV/decが得られたと報告しています事実。 imec も、ナノシートはFinFET の自然な進化であり、多くの工程モジュールを再利用できたことが産業界での採用を助けた、と述べています事実。 材料の側から見ると、新しいのはSi/SiGe 多層のエピタキシャル成長、SiGe の選択除去、シートの間に入れるゲート材料といった部分で、 ここに素材の課題が集中している、と読めます（本記事による解説）。

4. 本稿の計算：ノード名が寸法なら、面積はどうなるか

IRDS 2023 は、ロジックの微細化で重要なパラメーターとしてゲートピッチ、金属ピッチ、フィンピッチ、ゲート長、3次元の積み重ね能力を挙げ、 ノード名は企業ごとに合意がないとしています事実。 imec は2020年に、7nm のチップでコンタクトのピッチが57 nm、最も細い金属配線（M1・M2）のピッチが40 nmであると述べています事実（業界一般の最先端の例として。特定企業の値ではない）。 つまり「7 nm」と呼ばれる世代でも、実際のピッチは数十 nmです。IRDS は、物理的なゲート長が12 nm 前後で飽和すると予測しています未確定／将来。

本稿の計算

もし「3 nm」「5 nm」が文字どおり線形の寸法だとしたら、面積はどうなるかを単純に計算してみます本稿の計算。

  • 面積比：(3 ／ 5)² ＝ 0.36、つまり64%の減少
  • Samsung の発表：5nm 比で、第1世代の 3nm は面積16%減（0.84倍）、第2世代は面積35%減（0.65倍）事実（同社の主張・計画。比較の条件は同リリースで確認できなかった）

前提と限界：面積の減り方は、実際にはゲートピッチ・金属ピッチ・セルの高さ（トラック数）などの組み合わせで決まり、名前の数字の2乗では決まりません。 この計算は名前が寸法ではないことを桁で示すためのもので、Samsung の主張の当否を評価するものではありません。「面積」が何の面積（標準セル、SRAM、チップ全体）かも、同リリースでは確認できませんでした。

「5 nm → 3 nm」で面積はどれだけ減るか（本稿の計算と企業の主張） 5nm の面積を 100% としたときの割合。横の棒の長さが面積です。 5nm の基準 100% 名前が寸法なら（本稿の計算） 36%（−64%） Samsung 第1世代（企業の主張） 84%（−16%） Samsung 第2世代（計画） 65%（−35%） 名前の数字の2乗では、実際の面積は決まらない ピッチ、トラック数、構造の違いが組み合わさって決まる ※ 面積16%減・35%減は Samsung のニュースリリース（2022年6月30日）［参考資料4］。第2世代は計画です。 ※ 36% は (3／5)² ＝ 0.36 の本稿の計算で、実在の製品の値ではありません。何の面積かは同リリースで確認できませんでした。
図3　本稿の計算を含む作図（ベクター作図）。ノード名を文字どおりの線形寸法とみなした場合の面積比（本稿の計算）と、Samsung が発表した面積の減少率（企業の主張・計画）を並べたものです。両者は別の量であり、企業の主張の当否を評価する図ではありません。出所は Samsung のニュースリリース［参考資料4］と IRDS 2023［参考資料10］です。

Intel の Bohr と Young は2017年の論文「CMOS Scaling Trends and Beyond」で、世代の評価を論じています［参考資料21、題名と書誌のみ確認］。 ノード名の意味づけは企業ごとに違うため、比較には、名前ではなく、ゲートピッチ・金属ピッチ・セル高さ・トランジスタ密度といった数値と、その測り方を見る必要があります（本記事による解説）。

5. 短チャネル効果 ― 薄いチャネルが「止める力」を支える

ゲートが短くなると、ソースとドレインの間の電位の分布が、ゲートだけでなくドレインの影響も強く受けます。 この結果、ゲート電圧を下げても電流が止まりきらない（しきい値が下がる、サブスレッショルドスイングが悪化する）のが短チャネル効果です（本記事による解説）。 Yan らの論文「Si MOSFET の微細化：バルクから SOI を経てバルクへ」（IEEE TED、1992年）［参考資料17］や、Colinge の総説「多ゲート SOI MOSFET」（2004年）［参考資料18］は、薄い基板（チャネル）と複数のゲートで短チャネル効果を抑える考え方を扱っています（題名と書誌のみ確認）。

本稿の計算

目安として、ダブルゲート構造の自然長 λ（短チャネル効果が出始める長さの目安）を、本稿が置いた条件で計算します本稿の計算。

  • 式：λ ＝ √( (εSi ／ εox) × tSi × tox ／ 2 )（tSi：チャネルの厚さ、tox：等価酸化膜厚 EOT。標準的な近似式。論文の式は本稿では確認していない）
  • 仮定：εSi ＝ 11.7、εox ＝ 3.9（SiO₂）、EOT ＝ 0.8 nm
  • チャネル厚さ 5 nm：λ ＝ √(3 × 5 × 0.8 ／ 2) ＝ √6 ＝ 約2.4 nm
  • チャネル厚さ 7 nm：λ ＝ √(3 × 7 × 0.8 ／ 2) ＝ √8.4 ＝ 約2.9 nm（5 nm の約1.18倍）
  • EOT を 1.2 nm にした場合（チャネル厚さ 5 nm）：λ ＝ √(3 × 5 × 1.2 ／ 2) ＝ √9 ＝ 3.0 nm

前提と限界：ダブルゲートの理想化した式で、GAA（全周ゲート）や実際の材料の誘電率の違いは考慮していません。値はすべて本稿の仮定です。 ここで言いたいのは、λ はチャネル厚さと EOT の平方根に比例するので、薄いチャネルと薄いゲート絶縁膜が、短いゲート長を支えるという関係です。

自然長 λ の概算（ダブルゲートの理想化・本稿の計算） 約2.4 nm 基準：厚さ 5 nm EOT 0.8 nm 本稿の計算 約2.9 nm 厚さを 7 nm にすると 約1.18倍（√(7／5)） 本稿の計算 3.0 nm EOT を 1.2 nm にすると 約1.22倍（√(1.2／0.8)） 本稿の計算 λ は厚さと EOT の平方根に比例する ― 薄いほど短いゲート長を保てる 実際のゲート長の下限は、この式だけでは決まらない（IRDS は物理ゲート長が12 nm前後で飽和と予測） ※ 式 λ ＝ √(ε_Si t_Si t_ox ／ (2 ε_ox))（ダブルゲートの標準的な近似）に、本稿の仮定（ε_Si＝11.7、ε_ox＝3.9、EOT 0.8 nm）を入れた概算です。 ※ GAA、実際の誘電率、量子効果は考慮していません。値は実在の製品のものではありません。IRDS の予測は［参考資料10］によります。
図4　本稿の計算を含む作図（ベクター作図）。ダブルゲートの理想化した式で、チャネル厚さと EOT が自然長に与える影響を概算したものです。仮定にもとづく概算であり、実在の製品の値ではありません。式は標準的な近似で、論文本文の式は本稿では確認していません［参考資料17・18］。

6. 素材技術者の視点①：ナノシートの間の「10 nm のすきま」に何を詰めるか

ナノシートでは、積み重なったシートの間にもゲート絶縁膜と仕事関数金属を入れる必要があります。 imec は、シートの垂直方向の間隔を10 nm 未満にまで詰める工程を開発したと述べています事実。間隔を詰めるのは、ソース・ドレインとゲートの間の寄生容量を減らすためです。 また2018年には、スケーラブルな仕事関数金属の導入が必要だと示し、隣り合う2枚のシートの間隔を13 nm から 7 nmに縮めると、AC 性能が10%向上した、と報告しています事実。 IRDS は、シートを積むと、ゲート絶縁膜と Vt 調整用の仕事関数金属を堆積するのに十分な空間を保ちつつ、間隔を小さく保たなければならないと述べています事実。

本稿の計算

シートの間隔が10 nm のとき、すきまに何が入るかを、本稿が置いた厚さで見積もります本稿の計算。

  • 仮定：シートの間隔 10 nm（imec の「10 nm 未満」の水準の例）。ゲート絶縁膜（界面層＋ High-k）の厚さ 2.5 nm（本稿の仮定）
  • すきまの両側の絶縁膜：2.5 nm × 2 ＝ 5 nm
  • 仕事関数金属などに残る空間：10 − 5 ＝ 5 nm
  • n 用と p 用で別の金属を使うなら：同じ5 nm の中に、しきい値の違う金属を作り分ける必要がある

前提と限界：絶縁膜の厚さは本稿の仮定で、実際の製品の値ではありません。 imec が間隔を7 nm まで縮めた例を考えると、10 − 5 ＝ 5 nm が 7 − 5 ＝ 2 nmになり、この仮定の厚さのままでは金属を入れる空間がほとんど残りません。 実際には絶縁膜をさらに薄くするなど、別の設計が必要になると考えられます（本記事による解説）。

シートの間隔 10 nm に入る層（縮尺どおりの概念図・本稿の計算） 横幅 10 nm ＝ 100 px（10 px／nm）。層の厚さは本稿の仮定で、実在の製品の値ではありません。 上のシート ゲート絶縁膜 2.5 nm 仕事関数金属などの空間 5 nm ゲート絶縁膜 2.5 nm 下のシート 間隔 10 nm 間隔を 7 nm にすると 絶縁膜 2.5 nm × 2 ＝ 5 nm 金属などの空間 7 − 5 ＝ 2 nm 実際の確認事項 imec：間隔 13 nm → 7 nm で AC 性能が 10% 向上 （2018年の報告） 絶縁膜の厚さは本稿の仮定 ※ 「10 nm 未満」への縮小は imec の2020年の記事［参考資料8］、13 nm → 7 nm で AC 性能10%向上は2022年の記事［参考資料9］によります。 ※ 層の厚さ（絶縁膜 2.5 nm など）は本稿が置いた仮定で、実在の製品の値ではありません。 ※ 層の積み方の模式であり、断面写真や設計図ではありません。
図5　本稿の計算を含む作図（ベクター作図）。隣り合うナノシートの間隔10 nm のすきまに、ゲート絶縁膜と仕事関数金属などが入る様子を、縮尺を揃えて示した概念図です。層の厚さは本稿の仮定であり、実在の製品の構造ではありません。間隔の縮小と AC 性能の記述は imec の技術記事［参考資料8・9］によります。
素材技術者の読みどころ：「入れる」ことより「入れて、きれいに残す」ことが難しい

imec の記事は、ナノシートの工程で素材の側が特に難しい点を挙げています事実。

  • 内側スペーサー：SiGe を横方向にエッチングしてできる小さな空洞を誘電体で埋める工程で、高いエッチング選択比と横方向の精密な制御が必要。ナノシート工程で最も複雑なモジュールとされています
  • チャネルのリリース：SiGe を選択的に除いてシートを分離する工程で、Ge の残りを少なく、Si の粗さを小さく、さらにシートどうしが張り付くスティクションを避ける必要があります
  • 置換メタルゲート：シートの周りと間に、n 用と p 用で異なる仕事関数金属を作り分ける工程。CFET ではこれがさらに複雑になる、と同記事は述べています

これらは「どの材料を、どれだけ薄く、どこにだけ残すか」という、成膜とエッチングの選択性の問題です（本記事による解説）。 原子層堆積やエッチングの個別の技術は、本シリーズ「原子層堆積」「エッチング」編で扱います。

ナノスケールのトランジスタの構造・工程を示す解説画像
図6　概念図（AI生成イメージ）。「積み重なった薄い層の断面を、電子顕微鏡で確かめる」場面を表現したものです。実在の装置・試料・画像を示すものではありません。

7. ゲート絶縁膜 ― High-k と等価酸化膜厚

ゲート絶縁膜を薄くすると、ゲートの制御力は上がりますが、電子が膜をすり抜けるトンネル電流が増えます。 そこで、SiO₂ より誘電率の高いHigh-k材料（HfO₂ 系）を使い、物理的には厚くしても、電気的には薄い SiO₂ と同じ静電容量を得る、という考え方がとられています（本記事による解説）。 Samsung は自社を、HKMG（High-K Metal Gate）、FinFET、EUV、GAAを先駆的に導入した企業として紹介しています事実。 IRDS も、性能を押し上げる手段の1つとしてhigh-κ メタルゲートを挙げ、微細化の方策としてEOT の縮小と界面トラップ（Dit）の低減を挙げています事実。 High-k ゲート絶縁膜の材料特性の総説に、Wilk らの「High-κ gate dielectrics: Current status and materials properties considerations」（J. Appl. Phys.、2001年）があります［参考資料19、題名と書誌のみ確認］。

本稿の計算

等価酸化膜厚（EOT）の考え方を、本稿が置いた値で計算します本稿の計算。

  • 式：EOT ＝ 物理膜厚 × (3.9 ／ κ)（3.9 は SiO₂ の比誘電率）
  • 仮定：HfO₂ 系の比誘電率 κ ＝ 20（本稿の仮定。膜の結晶状態や組成で変わる）
  • EOT 0.8 nm を得るための HfO₂ 系の厚さ：0.8 × 20 ／ 3.9 ＝ 約4.1 nm（SiO₂ なら 0.8 nm）
  • κ ＝ 25 とした場合：0.8 × 25 ／ 3.9 ＝ 約5.1 nm

前提と限界：実際のゲート絶縁膜は、Si との間に薄い SiO₂ 系の界面層を挟むため、EOT にはその分が加わります。κ の値は本稿の仮定で、実在の製品の値ではありません。 物理的に4 nm 前後の膜なら、前章の「10 nm のすきま」の中で、絶縁膜が場所をかなり取ることが分かります。

素材技術者の読みどころ：EOT を縮めるほど、すきまの問題と同時に解くことになる

EOT を小さくする（ゲートの制御力を上げる）と、絶縁膜の物理膜厚も、EOT の縮小の程度に応じて薄くしなければなりません。 一方で、前章のとおり、ナノシートの間隔は縮められており、絶縁膜を薄くする要求と、仕事関数金属の空間を確保する要求が、同じ10 nm のすきまで同時に起きます（本記事による解説）。 imec は、CFET の sequential の作り方で、HfO₂ ゲート絶縁膜と Si チャネルの間に界面ダイポールを導入し、HfO₂ の欠陥準位のエネルギーをずらす工夫を報告しています事実。 High-k の「膜」だけでなく、膜と Si の界面の設計も、信頼性（BTI など）に効く、という読みです（本記事による解説）。

8. ドーピング ― ナノのチャネルでは、不純物の「個数」が問題になる

ソースとドレインには、不純物を高濃度に入れて抵抗を下げます。imec は、微細化でコンタクトの面積が小さくなったためソース・ドレインのコンタクト抵抗が重要な課題になったとし、 半導体側のドーピング濃度を上げること、金属（遷移金属シリサイド）との界面の質を最適化すること、そしてALD で作る巻き付き（wrap-around）コンタクトで接触面積を広げることで対応してきたと述べています事実。 一方、チャネルの側では、IRDS がドーパントのないチャネル（dopant-free channel）と低ばらつきの仕事関数金属が、しきい値電圧のばらつきを減らすと述べています事実。 Asenov らの論文「デカナノおよびナノスケール MOSFET における固有のパラメーターばらつきのシミュレーション」（IEEE TED、2003年）は、不純物原子の離散性がばらつきの要因になることを扱っています［参考資料20、題名と書誌のみ確認］。

本稿の計算

チャネルに不純物を均一に入れた場合、不純物原子が何個入るかを数えます本稿の計算。

  • チャネルの体積：長さ 12 nm（IRDS が予測する物理ゲート長の飽和水準）× 幅 20 nm × 厚さ 5 nm（幅と厚さは本稿の仮定）＝ 1,200 nm³
  • 濃度 1×10¹⁸ cm⁻³ の場合：1×10¹⁸ × 1,200 × 10⁻²¹ ＝ 約1.2個
  • 濃度 1×10¹⁷ cm⁻³ の場合：約0.12個
  • 濃度 1×10¹⁹ cm⁻³ の場合：約12個
  • 個数のゆらぎ（ポアソン統計の目安）：相対的なゆらぎ ≒ 1／√N。N ＝ 12 で約29%、N ＝ 1.2 で約91%

前提と限界：濃度は一般的な桁を例示したもので、特定の製品の値ではありません。幅・厚さも仮定です。 ここで言いたいのは、チャネルが数十 nm³ 〜 千 nm³ 台の体積になると、不純物が「平均何個」ではなく「0個か1個か2個か」という確率の問題になり、素子ごとの特性が揃わなくなる、という点です。 これが、FinFET・ナノシートでチャネルに不純物を入れない（アンドープ）設計が重視される理由の1つ、と読めます（本記事による解説）。

ナノのチャネルに入る不純物原子の個数（本稿の計算） 1,200 nm³ チャネルの体積 12 × 20 × 5 nm （幅・厚さは仮定） 約1.2個 濃度 10¹⁸ cm⁻³ のとき ゆらぎ 1／√N ≒ 91% 本稿の計算 約12個 濃度 10¹⁹ cm⁻³ のとき ゆらぎ ≒ 29% 本稿の計算 約0.12個 濃度 10¹⁷ cm⁻³ のとき 平均で1個にも満たない 本稿の計算 体積が小さいほど、不純物は「平均何個」ではなく「あるかないか」の問題になる IRDS は、ドーパントのないチャネルがしきい値のばらつきを減らすと述べている ※ 長さ 12 nm は IRDS 2023［参考資料10］の予測する物理ゲート長の飽和水準、幅 20 nm・厚さ 5 nm・濃度は本稿の仮定です。 ※ ゆらぎは 1／√N のポアソン統計の目安で、実際のしきい値ばらつきを予測するものではありません。
図7　本稿の計算を含む作図（ベクター作図）。ナノスケールのチャネルの体積に、均一な濃度の不純物が何個入るかを数えた概算です。チャネルの幅・厚さ・濃度は本稿の仮定であり、実在の製品の値ではありません。IRDS の記述は［参考資料10］、固有ばらつきの研究は Asenov ら［参考資料20］です。

9. チャネル材料 ― Si、SiGe、そして二次元半導体

IRDS 2023 は、チャネル材料がSi から SiGe、Ge、二次元（2D）材料へ進むと見込まれるとしています未確定／将来。 imec も、CFET の sequential の作り方なら、n 型に Si、p 型に SiGe か Ge、さらにWS₂ のような二次元材料と、型ごとにチャネル材料を変えられると述べています事実。

二次元材料の候補として、MoS₂ などの遷移金属ダイカルコゲナイド（TMD）があります。 Radisavljevic らは2011年に単層 MoS₂ のトランジスタを報告しました［参考資料24、題名と書誌のみ確認］。Liu らは2021年に二次元トランジスタの展望を Nature に総説としてまとめています［参考資料23、題名と書誌のみ確認］。 最近の例として、Chung らは IEDM 2022 で、単層 MoS₂ のナノシートを GAA の構成で集積した FETを報告しています事実。

項目報告された値条件・水準
チャネル単層 MoS₂、厚さ約0.7 nmGAA 構成のナノシート FET。実験室の単一素子
ゲート長40 nmロードマップで見込まれる物理ゲート長の飽和水準（約12 nm、IRDS）より長い
オン電流約410 µA/µmVDS ＝ 1 V、チャネル幅あたり。単層のチャネルで
オン／オフ比> 1×10⁸同上
しきい値電圧約 +1.4 VDIBL はほぼゼロと報告
その他複数のチャネル層を積むことでさらに高い駆動電流が得られると提案。集積に必要なモジュール（積層・チャネルの準備、フィンの加工、内側スペーサー、チャネルリリース、コンタクト）の実現性を検討

すべて事実（Chung ら、IEDM 2022 の論文要旨［参考資料22］。研究室での実証）。量産の仕様でも、他の材料の素子との公平な比較でもありません。

チャネルの厚さ：Si ナノシートの例と、単層 MoS₂（概念図） 縮尺を揃えた横棒（10 px／nm）。Si は本稿の仮定の厚さ、MoS₂ は Chung らの報告です。 Si ナノシート（例：5 nm） 5 nm（本稿の仮定） 単層 MoS₂（報告値） 約0.7 nm（Chung ら） 自然長はチャネル厚さの平方根に比例する（前出の式）。薄いほど有利になりうる ただし材料ごとの誘電率や量子効果は考慮していない定性的な見方 ※ 単層 MoS₂ の厚さ約0.7 nm は Chung ら（IEDM 2022）の論文要旨［参考資料22］。Si の 5 nm は本稿の仮定で、実在の製品の値ではありません。 ※ チャネル厚さの比較であり、素子の性能の比較ではありません。
図8　概念図（ベクター作図）。Si ナノシート（本稿の仮定 5 nm）と、報告された単層 MoS₂（約0.7 nm）のチャネルの厚さを、縮尺を揃えて並べたものです。厚さの比較であり、素子の性能や優劣を示すものではありません。MoS₂ の厚さは Chung らの論文要旨［参考資料22］によります。

10. 素材技術者の視点②：研究室の最高値と、量産の仕様は別のもの

素材技術者の読みどころ：二次元半導体の数字をどう読むか
  • 単一素子の実証と、数十億個の均一性は別：Chung らの値は、報告された素子の特性です。量産では、数十億個のトランジスタが揃って動くことが必要で、素子間のばらつきや歩留まりが問われます。本稿が参照した公式資料には、二次元材料チャネルの量産プロセスでの均一性の数値は見つかりませんでした
  • ゲート長が40 nm：IRDS が予測する物理ゲート長の飽和水準（約12 nm）よりずっと長く、短ゲート長での性能は同論文からは分かりません
  • しきい値電圧が約+1.4 V：測定の VDS は 1 V でした。論理回路に使うには、しきい値を調整する必要があるかもしれません。これは推測で、同論文の要旨からは判断できません
  • 材料としての難しさ：単層の大面積での成長、基板への転写または直接成長、ゲート絶縁膜との界面、金属とのコンタクト抵抗といった課題が、一般には議論されています（本記事による解説）。本稿が参照した公式資料の範囲では、個々の課題の具体的な数値は確認していません
  • CFET の実証も同じ読み方：Liao らは、ナノシートベースの monolithic CFET をゲートピッチ48 nmで作り、n-on-p の積層で生存率90%超、オン／オフ比6桁を報告しました（IEDM 2023）。2024年には、機能する CFET インバータを同じ48 nm ゲートピッチで示したと報告しています事実。いずれも研究段階の実証で、量産開始を意味しません

企業・機関の発表では、どのスケール（単一素子／テストチップ／量産）で、どの条件の値かを確かめるのが先です（本記事による解説）。

11. 課題と、本稿で確認できなかったこと

(1) 量産時期と計画

TSMC の N2 は量産開始が公表されていますが、N2P・A16・A14・A13 は予定です未確定／将来。CFET の量産開始を発表した企業は、本稿が確認した公式資料の範囲では見つかりませんでした。IRDS 2023 は2031年以降に積層を見込みますが、予測です。

(2) 実際の寸法の公開

TSMC・Samsung・Intel の公式ページは、ゲート長、ゲートピッチ、フィンやシートの寸法を示していません。ノード名と実寸の対応は、公式資料からは確認できませんでした。 本稿の寸法に関する数値は、IRDS（予測）と imec（業界の一般的な例）、および本稿の仮定にもとづくものです。

(3) 比較条件が公表されていない性能値

各社が示す「性能○%向上」「電力○%減」「面積○%減」は、比較対象（世代）が異なり、条件の詳細も公開されていません。企業間・世代間で数値を並べて優劣をつけることはできません。

(4) 二次元半導体の工業化

二次元材料チャネルの大面積での均一性、コンタクト抵抗、ゲート絶縁膜との界面、量産プロセスとの整合については、本稿が参照した公式資料の範囲では、具体的な数値を確認できませんでした。

(5) 熱収支と信頼性

imec は、CFET の sequential の作り方では、上段の加工温度を約500°C以下に抑える必要があるのに対し、ゲートスタックの信頼性とドーパントの活性化には900°C程度の熱が通常必要になる、と述べています事実。この両立が課題です。

この記事のまとめ
  • 構造は、ゲートがチャネルを囲む面を増やす方向に進んでいます：FinFET（3面、最初の商用は2012年）→ ナノシート／GAA（全周）→ CFET（積層）事実
  • 量産：TSMC は N2（ナノシート）の量産開始を公表、Samsung は2022年に GAA の初期生産、Intel の 18A のページは量産中と記載事実。TSMC の A14（2028年）などは予定です未確定／将来
  • ノード名は寸法ではありません：名前を線形寸法とみなすと面積は64%減ですが、Samsung が発表した第1世代の面積減は16%です本稿の計算
  • チャネルが薄いほど短いゲート長を保てます：自然長 λ は厚さと EOT の平方根に比例（概算で約2.4 nm）本稿の計算
  • ナノシートの間隔10 nm のすきまに絶縁膜と金属を詰めるのが素材の難所です。本稿の仮定では、7 nm に縮めると金属の空間は2 nm です本稿の計算
  • 不純物は「個数」の問題に：1,200 nm³ のチャネルに10¹⁸ cm⁻³ で約1.2個本稿の計算
  • 二次元半導体は研究室の実証段階：単層 MoS₂（約0.7 nm）の GAA FET は、ゲート長40 nm、約410 µA/µm の報告（単一素子）事実

12. 用語集

ノード名（プロセスノード）
「3 nm」「2 nm」など世代の呼び名。実際の寸法とは対応しない（企業ごとに合意がない）。
FinFET
チャネルがひれ状で、ゲートが3面から囲む構造。
GAA（ゲートオールアラウンド）
ゲートがチャネルの全周を囲む構造。ナノシート／ナノワイヤー型がある。
ナノシート
薄い板状のチャネルを縦に積んだ GAA 構造。Samsung は MBCFET、Intel は RibbonFET と呼ぶ。
フォークシート
n と p の間に誘電体の壁を入れて近づけるナノシートの発展案（imec）。
CFET
n 型と p 型のトランジスタを縦に積む構造。
短チャネル効果
ゲートが短くなってドレインの影響が強まり、電流が止まりにくくなる現象。
自然長 λ
短チャネル効果が出始める長さの目安となる、構造と絶縁膜から決まる長さ。
High-k／HKMG
SiO₂ より誘電率の高いゲート絶縁膜（HfO₂ 系）と金属ゲートの組み合わせ。
EOT（等価酸化膜厚）
ゲート絶縁膜を、同じ静電容量をもつ SiO₂ の厚さに換算した値。
仕事関数金属
ゲートのしきい値を決める金属。n 用と p 用で作り分ける。
内側スペーサー
ナノシートでゲートとソース・ドレインの間を絶縁する誘電体。
二次元（2D）半導体
MoS₂ のように、原子1層〜数層の厚さをもつ層状の半導体。
DIBL
ドレイン電圧でしきい値が下がる現象。短チャネル効果の指標。
IRDS
IEEE が主導する、デバイスとシステムの国際ロードマップ。

13. 参考資料（一次情報）

  1. TSMC"2nm Technology"（N2 の量産開始〔2025年第4四半期〕、N2P の予定。2026年10月9日に確認） — tsmc.com
  2. TSMC"A14 Technology"（A14 は2028年、A13 は2029年の量産予定。2026年10月9日に確認） — tsmc.com
  3. TSMC"A16 Technology"（2026年後半に量産準備完了予定。2026年10月9日に確認） — tsmc.com
  4. Samsung Electronics"Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture" 2022年6月30日 — news.samsung.com
  5. Samsung Semiconductor"Process Technology"（HKMG、FinFET、EUV、GAA の導入。2026年10月9日に確認） — semiconductor.samsung.com
  6. Intel"Intel 18A"（RibbonFET、PowerVia、量産の記載。2026年10月9日に確認） — intel.com
  7. imec"Imec puts complementary FET (CFET) on the logic technology roadmap" 2022年6月16日 — imec-int.com
  8. imec"A view on the logic technology roadmap" 2020年9月22日 — imec-int.com
  9. imec"Entering the nanosheet transistor era" 2022年2月11日 — imec-int.com
  10. IEEE IRDS"International Roadmap for Devices and Systems 2023: More Moore"（PDF） — irds.ieee.org
  11. Hisamoto ら"FinFET—a self-aligned double-gate MOSFET scalable to 20 nm" IEEE Trans. Electron Devices 47, 2320（2000）（題名と書誌のみ確認） — doi.org
  12. Loubet ら"Stacked nanosheet gate-all-around transistor to enable scaling beyond FinFET" Symp. VLSI Technology 2017（題名と書誌のみ確認） — doi.org
  13. Bae ら"3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications" IEEE IEDM 2018 — doi.org
  14. Liao ら"Complementary Field-Effect Transistor (CFET) Demonstration at 48nm Gate Pitch for Future Logic Technology Scaling" IEEE IEDM 2023 — doi.org
  15. Liao ら"First Demonstration of Monolithic CFET Inverter at 48nm Gate Pitch Toward Future Logic Technology Scaling" IEEE IEDM 2024 — doi.org
  16. Ritzenthaler ら"Comparison of Electrical Performance of Co-Integrated Forksheets and Nanosheets Transistors for the 2nm Technological Node and Beyond" IEEE IEDM 2021（題名と書誌のみ確認。imec の記事が結果に言及） — doi.org
  17. Yan ら"Scaling the Si MOSFET: from bulk to SOI to bulk" IEEE Trans. Electron Devices 39, 1704（1992）（題名と書誌のみ確認） — doi.org
  18. Colinge"Multiple-gate SOI MOSFETs" Solid-State Electron. 48, 897（2004）（総説。題名と書誌のみ確認） — doi.org
  19. Wilk ら"High-κ gate dielectrics: Current status and materials properties considerations" J. Appl. Phys. 89, 5243（2001）（総説。題名と書誌のみ確認） — doi.org
  20. Asenov ら"Simulation of intrinsic parameter fluctuations in decananometer and nanometer-scale MOSFETs" IEEE Trans. Electron Devices 50, 1837（2003）（題名と書誌のみ確認） — doi.org
  21. Bohr ・ Young"CMOS Scaling Trends and Beyond" IEEE Micro 37(6)（2017）（題名と書誌のみ確認） — doi.org
  22. Chung ら"First Demonstration of GAA Monolayer-MoS2 Nanosheet nFET with 410μA/μm ID at 1V VD at 40nm gate length" IEEE IEDM 2022 — doi.org
  23. Liu ら"Promises and prospects of two-dimensional transistors" Nature 591, 43（2021）（総説。題名と書誌のみ確認） — doi.org
  24. Radisavljevic ら"Single-layer MoS2 transistors" Nature Nanotechnol. 6, 147（2011）（題名と書誌のみ確認） — doi.org

14. 主張と出典の対応表（監査）

本文の主張根拠区分
TSMC：N2 は2025年第4四半期に量産を開始、第1世代のナノシートトランジスタ。N2P は2026年後半に量産予定。N3 FinFET は2022年、N5（2020年）・N7（2018年）。16nm FinFET は2013年にリスク生産出典1 https://www.tsmc.com/english/dedicatedFoundry/technology/logic/l_2nm事実
TSMC A16：ナノシートと裏面電源の組み合わせ、N2P 比で同じ電圧で速度8〜10%向上、同じ速度で電力15〜20%減、最大1.10倍の密度、2026年後半に量産準備完了予定。A14：N2 比で速度10〜15%向上または電力25〜30%減、論理密度20%超、2028年量産予定。A13 は2029年量産予定（性能値は企業の主張）出典2 https://www.tsmc.com/english/dedicatedFoundry/technology/logic/l_A14
出典3 https://www.tsmc.com/english/dedicatedFoundry/technology/logic/l_A16		未確定／将来
Samsung（2022年6月30日）：GAA 構造の3nm の初期生産開始、MBCFET（ナノシート）、5nm 比で第1世代は消費電力最大45%減・性能23%向上・面積16%減、第2世代は50%減・30%向上・35%減。同社が HKMG、FinFET、EUV、GAA を導入した企業として紹介されること出典4 https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture
出典5 https://semiconductor.samsung.com/foundry/process-technology/		事実
Intel 18A のページ：RibbonFET（GAA）と PowerVia、米国で量産中の記載、Intel 3.1 比で性能最大18%向上・電力38%減・密度30%向上（企業の主張）出典6 https://www.intel.com/content/www/us/en/foundry/process/18a.html事実
imec：最初の商用 FinFET（22 nm）は2012年、FinFET は3面から囲む多ゲート、5nm を超えるとFinFET は制御が不足、ナノシートは FinFET の自然な進化、フィン本数を減らす際の駆動電流・ばらつきの問題、ナノシートの4つの工程（Si/SiGe 多層エピ、内側スペーサー、チャネルリリース、置換メタルゲート）、間隔を10 nm 未満に、13 nm → 7 nm で AC 性能10%向上、フォークシートの17 nm n-p 間隔と SS 66〜68 mV、CFET の monolithic／sequential、sequential の熱収支（約500°C 対 900°C）、HfO2 と Si の界面ダイポール出典7 https://www.imec-int.com/en/articles/imec-puts-complementary-fet-cfet-logic-technology-roadmap
出典8 https://www.imec-int.com/en/articles/view-logic-technology-roadmap
出典9 https://www.imec-int.com/en/articles/entering-nanosheet-transistor-era-0		事実
imec：7nm チップでコンタクトピッチ57 nm、M1・M2 の金属ピッチ40 nm。ソース・ドレインのコンタクト抵抗対策（ドーピング濃度、界面、巻き付きコンタクト）出典8 https://www.imec-int.com/en/articles/view-logic-technology-roadmap事実
IRDS 2023：ノード名の合意がない、重要パラメーター（ゲートピッチ・金属ピッチ・フィンピッチ・ゲート長）、物理ゲート長が12 nm 前後で飽和する予測、2031年以降に p と n の積層、FinFET は2025年まで、2022年から GAA への移行開始、チャネル材料が Si から SiGe・Ge・2D へ、high-κ メタルゲート、EOT 縮小と Dit 低減、ドーパントのないチャネル、シートの間隔と絶縁膜・仕事関数金属の空間出典10 https://irds.ieee.org/images/files/pdf/2023/2023IRDS_MM.pdf事実
Bae ら（Samsung、IEDM 2018）：MBCFET は FinFET の工程の90%以上を使い、少数のマスク変更で作れる。短ゲート長でサブスレッショルドスイング 65 mV/dec出典13 https://doi.org/10.1109/IEDM.2018.8614629事実
Liao ら（IEDM 2023・2024）：ナノシートベースの monolithic CFET を48nm ゲートピッチで作製、n-on-p 積層で生存率90%超・オン／オフ比6桁。2024年は機能する CFET インバータ出典14 https://doi.org/10.1109/IEDM45741.2023.10413672
出典15 https://doi.org/10.1109/IEDM50854.2024.10873334		事実
Chung ら（IEDM 2022）：単層 MoS2（約0.7 nm）の GAA ナノシート FET、ゲート長40 nm、オン電流約410 µA/µm（VDS＝1 V）、オン／オフ比1×10⁸超、しきい値約+1.4 V、DIBL ほぼゼロ、積層でさらに高い駆動電流を提案、集積に必要なモジュールの実現性を検討出典22 https://doi.org/10.1109/IEDM45625.2022.10019563事実
FinFET（Hisamoto ら 2000）、積層ナノシート（Loubet ら 2017）、多ゲートの考え方（Yan ら 1992、Colinge 2004）、High-k の総説（Wilk ら 2001）、固有ばらつき（Asenov ら 2003）、ノード比較（Bohr・Young 2017）、2D の展望（Liu ら 2021）、単層 MoS2 トランジスタ（Radisavljevic ら 2011）、フォークシートとナノシートの比較（Ritzenthaler ら 2021）：題名と書誌のみ確認出典11 https://doi.org/10.1109/16.887014
出典12 https://doi.org/10.23919/VLSIT.2017.7998183
出典16 https://doi.org/10.1109/IEDM19574.2021.9720524
出典17 https://doi.org/10.1109/16.141237
出典18 https://doi.org/10.1016/j.sse.2003.12.020
出典19 https://doi.org/10.1063/1.1361065
出典20 https://doi.org/10.1109/TED.2003.815862
出典21 https://doi.org/10.1109/MM.2017.4241347
出典23 https://doi.org/10.1038/s41586-021-03339-z
出典24 https://doi.org/10.1038/nnano.2010.279		事実
有効チャネル幅（FinFET 106 nm、ナノシート3枚180 nm）、(3／5)²＝0.36（64%減）、自然長 λ（約2.4 nm、2.9 nm、3.0 nm）、シート間隔10 nm の内訳（絶縁膜5 nm、金属などの空間5 nm、7 nm では2 nm）、EOT 0.8 nm を得る HfO2 系の厚さ（κ＝20 で約4.1 nm、κ＝25 で約5.1 nm）、1,200 nm³ のチャネルに入る不純物（10¹⁸ cm⁻³ で約1.2個、10¹⁹ で約12個、10¹⁷ で約0.12個）とゆらぎ（約91%、約29%）本稿の計算。寸法・κ・濃度・絶縁膜の厚さは本稿の仮定で、実在の製品の値ではない。自然長の式は標準的な近似で論文本文では確認していない本稿の計算
TSMC の N2P・A16・A14・A13 の量産、Samsung の第2世代3nm、IRDS の CFET 導入時期（2031年以降）、物理ゲート長の飽和（約12 nm）企業・機関の計画・予測であり、実績ではない見通しである未確定／将来
GAA は FinFET の延長として導入されているという読み取り、ノード名の比較では名前でなくピッチ・セル高さ・密度を見るという整理、素材の難所が成膜とエッチングの選択性に集中するという整理、EOT 縮小とすきまの問題を同時に解くという整理、不純物が個数の問題になるという読み取り、二次元半導体の数字の読み方公表内容にもとづく本記事の整理・解説。各社・各機関が表明した見解ではない解説
しきい値約+1.4 V は論理回路に使うには調整が必要かもしれないという見立て根拠の弱い見立てで推測。同論文の要旨からは判断できない解説
TSMC・Samsung・Intel の実際のゲート長・ゲートピッチ・シート寸法、CFET の量産開始を発表した企業、Samsung の現在の GAA 世代の量産状況、二次元材料チャネルの量産での均一性、各社の性能値の比較条件本稿の調査範囲では公式資料に確認できなかったため記載していない解説
図1・図2・図5・図8が概念を示す作図であること。ヒーロー画像と図6がAI生成イメージであること。図3・図4・図5・図7が本稿の計算を含む作図であること本記事による注記解説

最終更新：2026年10月9日／各社の公表状況の確認日も同日です。出典は一次情報（TSMC・Samsung・Intel・imec の公式ページ、IRDS 2023、学会論文・査読論文）に限定しています。 構造の整理や材料設計上の読み取りを含むため、それらは「解説」として出典付きの事実と区別しています。 各社の実際のゲート長・ピッチ・シート寸法、CFET の量産開始、Samsung の現在の世代の量産状況、二次元材料チャネルの量産での均一性、性能値の比較条件については、公開された一次情報で確認できなかったため記載していません。 各社の性能値と計画は企業自身の主張であり、研究室での単一素子の値を量産品の性能として書いていません。 図はすべて説明用の概念図です。図1・図2・図5・図8はベクター作図、図3・図4・図5・図7は本稿の計算を含む作図、ヒーロー画像と図6はAI生成イメージで、いずれも実際の断面・顕微鏡像・製品の実物を示すものではありません。