TECHNOLOGY EXPLAINER
ナノメモリ
― 横に縮める限界を、縦に積んで超えた NAND と、「置き換え」に届かない新型メモリ
データを覚える半導体メモリは、いまや「縮める」より「積む」で進んでいます。NAND フラッシュは300層を超える3次元構造へ、 DRAM は1個のトランジスタと1個のコンデンサの寸法を縮め切る限界に近づき、MRAM・ReRAM・相変化メモリ（PCM）などの新型メモリは、 埋め込み用途では量産、単体の大容量では苦戦という二つの顔を持っています。 この記事は、IRDS ロードマップ、キオクシア・TSMC・Everspin の公式資料、学会論文を一次情報として、 NAND の3次元構造、DRAM の微細化限界、新型メモリの原理と現在地、材料の課題を整理した解説です。 企業の計画は「未確定／将来」と書き分け、研究室の実証を量産品の性能として書きません。
- 3種類のメモリをつかむ ― NAND・DRAM・新型メモリ
- NAND ― なぜ「縦に積む」のか
- 本稿の計算：332層の高さと、1本のストリングの足跡
- 素材技術者の視点①：積むほど、穴・チャネル・配線の材料が難しくなる
- DRAM ― 1T1C を縮め切る限界
- 新型メモリ（MRAM・ReRAM・PCM・強誘電体）― 原理と現在地
- 埋め込みと単体 ― 用途で運命が分かれる
- 素材技術者の視点②：MTJ の「保持」と「書き込み」の綱引き
- 課題と、本稿で確認できなかったこと
- 用語集／参考資料／出典対応表
事実＝公表資料に記載のある内容（出典リンクあり）
本稿の計算＝明示した前提をもとに本記事が算出した値
未確定／将来＝企業や機関の計画・目標・予測で、実績や量産開始が確認できていないもの
このほか、構造の整理や材料設計上の読み取りは「解説」として区別し、根拠の弱い見立ては推測と明記しています。
キオクシアの技術トピックは研究発表の紹介であり、量産製品の仕様ではありません。研究室の単一素子や試作の値を、量産品の性能として書いていません。
1. 3種類のメモリをつかむ ― NAND・DRAM・新型メモリ
IRDS 2023 は、メモリをDRAM と不揮発性メモリ（NVM）に分けて扱い、単体（スタンドアロン）のチップが技術を牽引し、埋め込みメモリは単体より遅れて同じ傾向をたどると整理しています事実。
- NAND フラッシュ：1個のトランジスタが記憶と選択を兼ねる。IRDS によると、現時点でフラッシュは不揮発性メモリの用途の99%超をまかなう。2次元（平面）の NAND は、蓄える電子の数が少なすぎて限界に達し、縦に積む3次元 NANDに置き換わった事実
- DRAM：1個のトランジスタ（T）と1個のコンデンサ（C）で1ビットを記憶する（1T1C）。目標は セルの面積を 4F²（F は最小加工寸法）まで縮めること。コンデンサの容量を保つことと、漏れを抑えることが課題事実
- 新型メモリ：電荷ではなく、磁化（MRAM）、抵抗（ReRAM）、結晶／アモルファス（PCM）、強誘電分極（FeRAM・FeFET）で記憶する。IRDS は、これらを「エマージング（新興）」メモリとしています事実
2. NAND ― なぜ「縦に積む」のか
IRDS は、2次元 NAND について、セルを小さくしても蓄えられた電子の数が統計的な限界に達すると、しきい値電圧の分布が制御できなくなり、論理状態が予測できなくなるため、電荷を使うデバイスの密度は無限には上げられない、と説明しています事実。 そこで密度を上げる手段が、メモリ層を縦に積むことです。完成した素子を一層ずつ積み重ねる方法は、数層でビットあたりのコストが上がり始めるため経済性に疑問があり、 2007年に提案された「punch and plug」の方法が転機になった、と同ロードマップは述べています事実。 これは NAND のストリング（ビット線に沿ったセルの列）を横向きから縦向きに90度立て、ワード線を水平の面として残す構造で、BiCS（Bit Cost Scalable）と名づけられました。元の論文は、Tanaka らの「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」（VLSI 2007）です［参考資料22、題名と書誌のみ確認］。
形状・色・寸法は説明用です。数値・原文の対応は下の元図で確認できます。
元のSVG模式図と正確な説明を見る
図の読み方・元図の説明：NAND は「横に並べる」から「縦に積む」へ（概念図） / 断面の模式図です。実際の層数・寸法・材料の厚みを示すものではありません。 / 2次元（平面）NAND / 3次元 NAND（BiCS 型） / セルを横に並べる（微細化で電子が減る） / IRDS：電子の数が統計的限界に近づく / ワード線（橙）を水平に積み、チャネル（青）を縦の穴に通す / 層を増やして密度を稼ぐ / ※ 2次元 NAND の限界と BiCS の考え方は IRDS 2023［参考資料1］、元の提案は Tanaka ら（VLSI 2007）［参考資料22］によります。 / ※ 層の枚数・穴の本数は図示のための簡略化で、実在の製品の構造ではありません。
IRDS 2023 は、3次元 NAND のセルの x-y 寸法（2次元でのセルサイズに相当）が約100 nm以上と、最小の2次元 NAND（約15 nm）よりはるかに大きいこと、 その差を層を多数積むことで埋めていることを述べています事実。また、250層を超える製品が量産されており、500層以上、さらに1000層も可能と見る向きがある、としています。 セルあたりのビット数は、4ビット（QLC）が量産で、5ビット以上も近い将来に見込まれるとされます。多値化は書き込み・読み出しが遅くなり、信頼性も下がる代わりにコストが下がる、という整理です事実。
| 公表内容 | 出所と水準 |
|---|---|
| BiCS FLASH 第10世代：1Tb・3ビット／セル（TLC）、ワード線332層、記録密度29 Gb/mm²（同社は1Tb 製品の中で世界最高と記載）、データ転送速度4.8 Gbps。キオクシアとサンディスクの共同開発。CBA（CMOS directly Bonded to Array）構造 | キオクシアの先端技術トピック（2025年6月18日掲載）。ISSCC 2025 での発表の紹介［参考資料2］。研究発表の紹介で、量産の出荷仕様ではない |
| BiCS FLASH 第10世代：2Tb・4ビット／セル（QLC）、記録密度37.6 Gb/mm²、書き込みスループット85 MB/s超、6プレーン構成。積層数は TLC 製品を踏襲 | キオクシアの先端技術トピック（2026年7月15日掲載）。ISSCC 2026 での発表の紹介［参考資料3］。同上 |
| CBA 構造：CMOS 周辺回路とセルアレイを別のウェハで作り、Cu ボンディングパッドで貼り合わせる。従来の CUA（CMOS Under Array）で必要だった高アスペクト比コンタクトが不要になり、CMOS とセルアレイに最適なプロセス温度を別々に使える | キオクシアの先端技術トピック（2024年3月14日掲載）。BiCS FLASH 第8世代に適用［参考資料4］ |
すべて事実。「世界最高」などはキオクシア自身の記載（企業の主張）です。他社の NAND の層数・密度は、本稿が参照した一次情報の範囲では取り上げていません（優劣の比較はしません）。
3. 本稿の計算：332層の高さと、1本のストリングの足跡
公表された層数と密度から、3次元 NAND の「高さ」と「足跡」の桁を見積もります本稿の計算。
- 積層の高さ：IRDS は「200層で（1層あたり約50 nm とすると）積層の高さは約10 µm」としています事実。これを332層に延ばすと、332 × 50 nm ＝ 約16.6 µm。1層あたりを25 nm とすれば約8.3 µm（1層あたりの値は本稿の仮定。実際の製品の値は確認できなかった）
- 穴のアスペクト比：穴の直径を 100 nm（IRDS のセルの x-y 寸法の水準、本稿の仮定）とすると、深さ／直径 ＝ 8.3〜16.6 µm ／ 0.1 µm ＝ 約83〜166
- 1本のストリングの足跡：29 Gb/mm² ÷ 3ビット ÷ 332層 ＝ 約2.9×10⁷ 本／mm²。1本あたりの面積 ＝ 10¹² nm² ÷ 2.9×10⁷ ＝ 約34,000 nm²、つまり一辺約185 nmの正方形（Gb を 2³⁰ とみなすと約179 nm）
- QLC 製品でも同様に：37.6 Gb/mm² ÷ 4ビット ÷ 332層 ＝ 約2.8×10⁷ 本／mm²、一辺約188 nm
- 1Tb を載せるチップ面積の目安：1,024 Gb ÷ 29 Gb/mm² ＝ 約35 mm²
前提と限界：チップ全体の面積（周辺回路、ボンディングパッドを含む）を使った概算なので、セルアレイだけの実際の足跡はこれより小さいはずです。層数は332層（ワード線）、ビット数は3または4ビットとし、冗長なセルやダミーのセルは考慮していません。 いずれも本稿の仮定による概算で、実在の製品の寸法ではありません。ここで言いたいのは、1本のストリングの足跡は200 nm 弱で、2次元 NAND のセル（約15 nm）より大きい代わりに、その中に300層以上のセルが縦に並ぶ、という桁です。
4. 素材技術者の視点①：積むほど、穴・チャネル・配線の材料が難しくなる
下の4点は、すべてキオクシアの研究発表の紹介にもとづく内容です。量産製品への適用状況は、明記されたもの以外は確認していません。
- ① メモリホールのエッチング：メモリホールは、デバイス特性のばらつきが少ない円柱形状が求められるのに、実際にはボーイング、ストライエーション、テーパ、ホールの歪み、ツイスティングなどの形状異常が生じる、と報告しています事実［参考資料5］。 ストライエーションは、ホール側壁に付いたフルオロカーボン膜の表面に凹凸ができ、ホール径の拡大を伴いながら転写される、というモデルです。 生産性の面では、穴が深くなるとエッチング時間が増えるため、候補ガスを広げてC₃HF₅ ガスを選び、BiCS FLASH 第8世代の量産に適用しました。5.6 µm のフルエッチングの結果と、このガスの地球温暖化係数（GWP）が1未満であることも報告されています事実［参考資料6］
- ② チャネルのシリコン：積層が増えるとポリSiチャネルが長くなり、抵抗が増えてセル電流が不足します。解決策としてメタルアシスト結晶化（MILC）が開発されています。NiSi₂ の粒がアモルファスSi の中を拡散し、通過した後に結晶Si が残る現象で、第一原理計算により、律速はNi 空孔が NiSi₂ 中を拡散するステップと特定されました。引張応力で拡散のエネルギーが下がる傾向も示されています事実［参考資料8］。 2020年の報告では、ポリSiの粒界に由来するしきい値のばらつきが課題で、MILC で単結晶化したチャネルは、ポリSi に比べて電気特性が良く、ばらつきも小さいことが示されました事実［参考資料9］
- ③ ワード線の金属：ワード線ピッチを縮めると抵抗が増えて RC 遅延が生じ、XY 方向の縮小とあわせてタングステン（W）の埋め込み性が悪化します。埋め込み不良でできたボイドに、原料のWF₆ 由来のフッ素が残り、絶縁膜をエッチングしてリーク不良を起こす、と報告されています。 対策としてモリブデン（Mo）が検討されました。Mo は W より抵抗率が低く、原料 MoO₂Cl₂ にフッ素を含みません。報告では、Mo ワード線のリーク不良率は W の100分の1、WL ピッチを17%縮めたとき RC が18%改善、同じシリコン面積でビット密度が16.3%以上増やせる、とされています。 一方で、Mo でも埋め込み性が悪いとボイドに残留酸素が溜まり、リーク不良が増えることが分かりました事実［参考資料10］
- ④ 電荷蓄積層と界面、構造の見直し：積層が増えると、消去に必要な正孔の供給が足りなくなる懸念があり、チャネルの端に金属を成膜してショットキー接合のソースを作る構造が提案されています［参考資料11］。 さらに、将来世代として、チャネルを基板に水平に置くHorizontal Channel Flash（積層数に依らずセル電流が下がらない）が提案され、書き込み特性を上げるため、0.1 nm 程度の極薄の Mo 膜を Si の浮遊ゲートと絶縁膜の間に挟む構造が、2026年5月の学会で発表されたと紹介されています。高アスペクト比のメモリホール内で、Mo を ALD で成膜したとき、上部に対する側壁の膜厚の比（カバレッジ）が90%以上で TiN より優れていた、という報告です事実［参考資料12・13］
ここから素材技術者として読み取れるのは、「積む」ことは、深い穴・長いチャネル・埋め込む金属という3つの『奥行き』の問題を同時に難しくする点です（本記事による解説）。 原子層堆積・エッチングの個別の技術は、本シリーズ「原子層堆積」「エッチング」編で扱います。
5. DRAM ― 1T1C を縮め切る限界
IRDS 2023 は、DRAM の主目標を1T1C セルの面積を、実用上の限界とされる 4F² まで縮めることと整理しています。 現在もっとも一般的なのは 6F²（セルの面積が最小加工寸法 F の2乗の6倍）です事実。 課題は縦型トランジスタと、容量密度を上げつつ漏れを抑えるHigh-k 誘電体です。 コンデンサは縮小とともに物理的に小さくなるため、等価酸化膜厚（EOT）を大きく薄くしないと容量を保てません。ハーフピッチが48〜30 nm の DRAM では、MIM コンデンサに High-k の ZrO₂／Al₂O₃／ZrO₂ が使われ、20 nm の世代まで改良が続き、その先は比誘電率が50〜100 の超 High-k（ペロブスカイト）が必要になる、と同ロードマップは述べています事実。 コンデンサの立体構造はシリンダー形からピラー形へ変わる見通しです。
また、周辺 CMOS が微細化されたあとにセルのプロセスを行うため、低温のプロセスに制約されることも課題です。そして、 DRAM の微細化の効率が悪くなれば3次元のセル積層や新しい DRAM の概念が必要になるが、2次元 DRAM を超える明確な道筋はないとも述べています事実。 DRAM キャパシタ形成のための高アスペクト比コンタクトのエッチングの課題は、Kim らの SPIE 論文（2015年）が扱っています［参考資料25、題名と書誌のみ確認］。
6F² から 4F² に移ると、セルの面積がどれだけ変わるかを、本稿の仮定で計算します本稿の計算。
- 仮定：F ＝ 20 nm（IRDS が言及する世代の水準の例。実在の製品の値ではない）
- 6F²：6 × 20 × 20 ＝ 2,400 nm²
- 4F²：4 × 20 × 20 ＝ 1,600 nm²（6F² の 2／3、33%の減）
- 同じ面積に入るセルの数：6 ÷ 4 ＝ 1.5倍
前提と限界：F は仮定です。セルの面積を小さくしても、コンデンサの容量を保つ必要があるので、面積が減った分、コンデンサを高く（細く深く）しなければなりません。実際のコンデンサの寸法・容量は、本稿が参照した公式資料では確認できませんでした。
| 公表内容（研究段階） | 出所と水準 |
|---|---|
| OCTRAM：セルトランジスタに酸化物半導体 InGaZnO の縦型 GAA トランジスタを使う 4F² の DRAM。オン電流15 µA、オフリーク10⁻¹⁸ A（1 aA）。南亜科技（Nanya）と試作し、100秒超のリテンションを確認。キャパシタの上にセルトランジスタを置く「キャパシタ1st」構造 | キオクシアの先端技術トピック（2025年2月13日掲載）［参考資料14］。試作の研究発表で、量産製品ではない |
| OCTRAM のトランジスタは、微細化で絶縁破壊（TDDB）の寿命が短くなる課題があり、本質的（微細化）な劣化に加えて、トランジスタの形状やプロセスダメージによる外因的な劣化があることを報告 | キオクシアの先端技術トピック（2025年9月18日掲載）［参考資料15］。同上 |
| 3D-DRAM：折りたたみ型コンデンサにより、水平コンデンサの3D-DRAM に対して同じ足跡で蓄積容量3.3倍超、ビットセル密度28%改善を主張。TCAD シミュレーションとコンパクトモデルによる評価 | Kim ら、IEEE Electron Device Letters（2026年10月）［参考資料26］。シミュレーションにもとづく提案で、試作ではない |
すべて事実。いずれも研究段階の報告で、量産の時期・計画を示すものではありません未確定／将来。
6. 新型メモリ（MRAM・ReRAM・PCM・強誘電体）― 原理と現在地
IRDS は、新興メモリが、2端子の構造（抵抗やコンデンサ）なので選択素子を別に組み合わせる必要がある（1T-1C、1T-1R、1D-1R など）と整理しています事実。 次の表は、IRDS 2023 と各社の公式ページから、原理・材料・現在地を並べたものです。
| 方式 | 記憶のしくみと材料 | 公式資料で確認できる現在地 |
|---|---|---|
| MRAM （磁気） | 磁気トンネル接合（MTJ）：2つの強磁性層を薄い絶縁層（トンネル障壁）で挟み、磁化が揃うか逆かで抵抗が変わる。スピン注入（STT）で磁化を反転。微細化では垂直磁化の材料が必要（IRDS）。キオクシアの報告では CoFeB/MgO 系 | 埋め込み：TSMC は 22 nm と 16 nm の eMRAM が車載規格（AEC-Q100）に適合し量産中、12 nm（車載）と 5 nm は開発中と記載［参考資料20］。単体：Everspin が単体（ディスクリート）の STT-MRAM を製品化（公式ページに 4 Mb の xSPI 製品など。STT-DDR はデータセンター向けと記載）［参考資料21］。IRDS は、STT-MRAM が NAND を置き換える望みは遠いとし、主に埋め込みメモリとして扱う |
| ReRAM （抵抗変化） | 金属・絶縁体・金属（MIM）構造の抵抗変化。数個の原子（イオン）でできたフィラメントが抵抗を変える（IRDS） | 埋め込み：TSMC は eRRAM が 40・28・22・12 nm で量産（第2世代 22 nm は車載認定、第3世代 N12e は量産）、6 nm は開発中［参考資料20］。大容量の単体：IRDS 2023 は高密度 ReRAM の追跡をやめた（大きなアレイの信頼性要求を満たす難しさ、フィラメントの統計的ゆらぎ） |
| PCM （相変化） | カルコゲナイド（代表は Ge₂Sb₂Te₅、GST）の結晶／アモルファスの抵抗差（総説は Raoux ら 2008［参考資料23、題名と書誌のみ確認］）。RESET は短い電気パルスで溶融・急冷してアモルファス化、SET は長めのパルス（通常100 ns超）で結晶化（IRDS） | IRDS：2011年から携帯電話の NOR の置き換えに使われ、約45 nm で2012年から量産されたが、以降新製品なし。3D XPoint（クロスポイント）は過去2年のうちに市場から撤退し、現在は入手できない（理由は公表されていない。共通インターフェースの欠如と DRAM の微細化によるコスト差の縮小が一因とされる） |
| FeRAM・FeFET （強誘電） | 強誘電体の分極で記憶。FeRAM は読み出すと破壊される（DRAM と同様に再書き込みが必要）。HfO₂ 系の強誘電体 FET（FeFET）が提案されている | IRDS：FeRAM は高速・低電力・低電圧で、RFID、スマートカード等の埋め込みに向く一方、強誘電体の材料が CMOS 工程になじまず劣化しやすい。HfO₂ の強誘電性は Böscke ら（IEDM 2011）が報告［参考資料24、題名と書誌のみ確認］ |
すべて事実（IRDS 2023［参考資料1］、TSMC［参考資料20］、Everspin［参考資料21］）。企業の「量産中」「開発中」は企業の発表で、量産の規模や顧客は確認できません。
7. 埋め込みと単体 ― 用途で運命が分かれる
IRDS は、MRAM について、高い書き込み耐久性を必要としないモバイル向けなどでは、SRAM のような性能で、6T-SRAM よりはるかに小さな面積が関心を集めているため、STT-MRAM は単体メモリより埋め込みメモリとして考えるのが一般的だとしています事実。 埋め込みの NOR フラッシュの置き換えにも関心がある一方、より高密度の組み込み用途ではNOR フラッシュの方がコスト面で優れるとも述べています。 また、フラッシュは基板のはんだ付け（約250°C）に耐えてプログラムを保つため、はんだリフロー耐性を示せていない新型メモリが多い、と指摘しています事実。 TSMC は、eMRAM の特長として、超高速の読み書き、高い書き換え耐性、はんだリフロー対応、良好な高温でのデータ保持を挙げています事実（企業の主張）。
- 埋め込みでは、置き換える相手が「小さな SRAM」「eFlash」で、必要な容量は数 Mb〜数百 Mb 程度。CMOS の BEOL に収まる材料と温度で作れることが決め手になる（本記事による解説）
- 単体では、相手が積み上げ続ける NAND と DRAM。IRDS は、3D NAND の成功が新型メモリの参入障壁を上げたと述べています。ReRAM については、大容量アレイでの信頼性が課題と指摘し、何千もの原子でできているので統計的ゆらぎと無縁だという当初の議論が、実際にはフィラメントが数個の原子（イオン）でできていることから疑わしくなった、としています事実
- 3D XPoint の撤退は、技術の優劣だけでは説明されない：IRDS は、理由は公表されていないが、共通のインターフェースがなかったこと、DRAM の微細化でコスト差が縮んだことが一因かもしれない、と述べています事実。「材料や原理は動いても、市場と標準で止まる」例として読めます（本記事による解説）
8. 素材技術者の視点②：MTJ の「保持」と「書き込み」の綱引き
キオクシアは、STT-MRAM の MTJ を微細化すると、従来のCoFeB の単層の記憶層では、直径約20 nm 以下で情報保持能力が劣化すると述べています事実。 同社の IEDM 2023 の報告は、複数の磁性層を組み合わせたAccelHR-MTJ（高保持の層、書き込みを加速する層、それらを交換結合させるスペーサー層）を提案し、直径14 nmの素子を試作して、90°Cで10年以上に相当する情報保持能力と、5 ns の書き込みパルスによる高速スピン注入磁化反転の両立を示した、としています事実［参考資料17、研究室での実証］。
「10年保持」がどれほどの熱安定性（Δ）を要求するか、また直径を縮めると Δ がどう変わるかを、本稿の仮定で見積もります本稿の計算。
- 式：保持時間 t ≒ τ₀ × exp(Δ)（Δ：熱安定性指数＝エネルギー障壁／熱エネルギー）。仮定：試行時間 τ₀ ＝ 1 ns（本稿の仮定）
- 10年（3.156×10⁸ s）保持：Δ ＝ ln(3.156×10⁸ ／ 10⁻⁹) ＝ ln(3.156×10¹⁷) ＝ 約40（1ビットあたりの目安。大きなアレイで失敗率を抑えるには、さらに大きな Δ が必要）
- 直径を 20 nm → 14 nm に縮める：面積は (14／20)² ＝ 0.49。記憶層の厚さと異方性エネルギー密度が同じなら、Δ も約半分に下がる（Δ は体積に比例）
前提と限界：τ₀ は仮定、記憶層の厚さ・異方性は変わらないという単純化です。実際の MTJ の保持は、ビットあたり・アレイ全体での失敗率の要求や、温度で決まります。 ここで言いたいのは、直径を縮めると Δ が面積に比例して落ちるので、材料側で垂直磁気異方性（PMA）を高めるか、磁性層の積層で体積を稼ぐ必要が生じる、という関係です。キオクシアの AccelHR-MTJ は後者の例と読めます（本記事による解説）。
- MRAM：MTJ は数 nm の絶縁層（MgO 系）を挟んだ積層膜で、微細化した素子に長時間電圧をかけると、ごく一部の素子で抵抗が増え TMR 比が下がる劣化が確認されました。キオクシアと三重大学は、バリア層界面の酸素に関する欠陥の発生で再現できることを示し、初期の酸素欠損を減らすことを提案しています事実［参考資料18］。 さらに大容量化として、64 Gb の MRAM チップでは、MTJ と選択素子を直列にした 1S1M 構造（4F²）で、読み出しの電流が書き込みと同じ経路になる読み出しディスターブを、時間制御放電読出し技術で抑え、不良率10 ppm 以下（-4σ以上）の読み出し信頼性を示した、と報告しています事実［参考資料16、研究段階］
- ReRAM：フィラメントが数個の原子でできていることから、ゆらぎと信頼性が課題（IRDS）
- PCM：RESET に必要な電流が大きいこと（IRDS は1 mA に満たない程度と表現）、はんだリフロー温度（約250°C）でのデータ保持、相変化材料と電極の相互作用による耐久性が課題とされます。キオクシアは、PCM とセレクタを積層したセルで、上層に Te リッチ組成の高融点層を置き、薄い上部電極で放熱を促して、単一パルスで3つの抵抗状態を書き分け、10⁷ 回の書き換え後も3状態を維持した、と報告しています事実［参考資料19、研究段階］
- FeRAM・FeFET：強誘電体の材料が CMOS 工程になじまず劣化しやすい（IRDS）。HfO₂ は CMOS 材料に近いことが提案の動機とされますが、本稿が参照した公式資料の範囲では、量産製品の確認はできませんでした
9. 課題と、本稿で確認できなかったこと
(1) NAND の積層の限界
IRDS は、積層に硬い物理的な限界は見えないとしつつ、アスペクト比が100:1 あたり（同ロードマップは疑問形で述べている）を超えると、イオンが側壁の静電気で曲げられエッチングが進まなくなる現象が起こりうること、積層による応力でウェハが反ること、ワード線へのコンタクトの面積が増えることを挙げています。 層を増やすと、1層あたりのコスト低減効果はいずれ小さくなる、とも述べています事実。本稿では、各社の最新の層数や、実際のメモリホールの寸法・アスペクト比は一次情報で確認できませんでした。
(2) キオクシアの技術トピックは研究発表
Mo ワード線、MILC チャネル、Horizontal Channel Flash、OCTRAM、64 Gb MRAM などの記載は、学会での研究発表の紹介です。量産製品への適用は、BiCS FLASH 第8世代の CBA と C₃HF₅ ガスなど、明記されたもの以外は確認していません。
(3) DRAM の次の道筋
IRDS は、3次元セル積層や新しい DRAM の概念は議論されているが、2次元 DRAM を超える明確な道筋はないとしています事実。OCTRAM や3D-DRAM の提案は研究段階です。各 DRAM 企業の現在の世代の寸法と量産状況は、本稿では確認していません。
(4) 新型メモリの単体での採用
Everspin の単体 STT-MRAM は製品化されていますが、公式ページで確認できる密度は 4 Mb の製品などで、大容量の NAND・DRAM を置き換える規模ではありません。ReRAM の高密度は IRDS が追跡を中止し、PCM の 3D XPoint は撤退しました。
(5) 企業の計画
TSMC の 12 nm（車載）・5 nm の eMRAM、6 nm の eRRAM は開発中で、実績ではありません未確定／将来。
- NAND は「縦に積む」へ：2次元 NAND は電子数の限界に達し、2007年の BiCS 以降、250層超が量産。第10世代は332層・29 Gb/mm²（研究発表）事実
- 足跡は200 nm 弱、深さは十数 µm：29 Gb/mm²・3ビット・332層から、1本のストリングは一辺約185 nm（概算）本稿の計算
- 素材の課題は3つの「奥行き」に集まる：深い穴のエッチング、長いチャネルの結晶化、細い隙間に埋める金属（W → Mo の検討）事実
- DRAM は 6F² → 4F² が目標：面積は2／3（F＝20 nm の仮定）。ただし2次元を超える明確な道筋はない本稿の計算事実
- 新型メモリは「埋め込み」で量産、「単体」では限定的：TSMC の eMRAM（22・16 nm）・eRRAM（40〜12 nm）は量産中、高密度 ReRAM は IRDS が追跡を中止、3D XPoint は撤退事実
- MTJ は小さくすると保持が落ちる：直径20 → 14 nm で Δ は約半分（仮定）。複数層を組み合わせて両立を探る（研究室の実証）本稿の計算
10. 用語集
- NAND フラッシュ
- 電荷の有無で記憶する不揮発性メモリ。1個のトランジスタが記憶と選択を兼ねる。
- 3次元 NAND（BiCS）
- ストリングを縦に立て、ワード線を水平の面として積み重ねる構造。
- メモリホール
- 3次元 NAND で、積層膜に縦にあける細く深い穴。中にチャネルと電荷蓄積層を作る。
- CBA
- CMOS directly Bonded to Array。周辺回路とセルアレイを別ウェハで作り貼り合わせる構造。
- TLC・QLC
- 1セルに3ビット、4ビットを記憶する方式。
- MILC
- 金属誘起横方向結晶化。ニッケルシリサイドを使ってアモルファス Si を結晶化する方法。
- DRAM（1T1C）
- 1個のトランジスタと1個のコンデンサで1ビットを記憶する揮発性メモリ。
- F（最小加工寸法）、6F²・4F²
- セルの面積を F の2乗の倍数で表す。4F² が実用上の限界とされる。
- EOT
- 等価酸化膜厚。誘電体の厚さを、同じ容量の SiO₂ の厚さに換算した値。
- MRAM・MTJ
- 磁気メモリ。磁気トンネル接合で磁化の向きによる抵抗差を記憶に使う。
- STT
- スピン注入磁化反転。電流で磁化を反転させる方式。
- ReRAM
- 抵抗変化メモリ。金属／絶縁体／金属の抵抗変化を記憶に使う。
- PCM
- 相変化メモリ。結晶とアモルファスの抵抗差を使う。GST などのカルコゲナイドを用いる。
- FeRAM・FeFET
- 強誘電体の分極で記憶するメモリ、およびそれをゲートに使うトランジスタ。
- 埋め込み（エンベデッド）メモリ
- ロジックなどと同じチップに載せるメモリ。単体（スタンドアロン）と区別される。
11. 参考資料（一次情報）
- IEEE IRDS"International Roadmap for Devices and Systems 2023: More Moore"（PDF。DRAM、NAND、新興メモリの節） — irds.ieee.org
- キオクシア先端技術トピック「1Tb 3bit/cell BiCS FLASH™ 第10世代製品の設計開発」2025年6月18日 — kioxia.com
- キオクシア先端技術トピック「2Tb 4bit/cell BiCS FLASH™ 第10世代製品の設計開発」2026年7月15日 — kioxia.com
- キオクシア先端技術トピック「3次元フラッシュメモリ向けCMOS directly Bonded to Array（CBA）技術の開発」2024年3月14日 — kioxia.com
- キオクシア先端技術トピック「メカニズム解明に基づいたメモリホールのエッチング形状制御」2022年3月28日 — kioxia.com
- キオクシア先端技術トピック「生産性改善を目的とした新規C₃HF₅ガスを用いたメモリホールエッチング技術」2024年2月22日 — kioxia.com
- キオクシア先端技術トピック「T-SAXSシミュレーションによる3次元フラッシュメモリの高アスペクト比加工形状計測可能性検証」2022年3月28日 — kioxia.com
- キオクシア先端技術トピック「3次元フラッシュメモリのチャネル向けメタルアシスト結晶化メカニズム解明」2024年12月17日 — kioxia.com
- キオクシア先端技術トピック「3次元フラッシュメモリ向け単結晶シリコンチャネルプロセス技術の開発」2020年3月6日 — kioxia.com
- キオクシア先端技術トピック「3次元フラッシュメモリのスケーラビリティと高信頼性を可能にするフッ素フリー ワードライン モリブデンプロセス」2024年9月24日 — kioxia.com
- キオクシア先端技術トピック「超高積層3次元フラッシュメモリ向けショットキーソース接合構造の開発」2025年9月18日 — kioxia.com
- キオクシア先端技術トピック「将来世代3次元フラッシュメモリ向け新規水平チャネルフラッシュメモリ（Horizontal channel flash）の開発」2025年3月5日 — kioxia.com
- キオクシア先端技術トピック「極薄膜Mo/Poly-Si積層ハイブリッド・フローティングゲートによる書き込み特性の向上」2026年9月28日 — kioxia.com
- キオクシア先端技術トピック「4F2型セルを有する酸化物半導体チャネルトランジスタDRAM（OCTRAM）」2025年2月13日 — kioxia.com
- キオクシア先端技術トピック「新型DRAM (OCTRAM) の実現へ向けた、微細な縦型酸化物半導体トランジスタの信頼性改善」2025年9月18日 — kioxia.com
- キオクシア先端技術トピック「高信頼性動作を可能にする新規読出し技術を用いた世界最大64ギガビット磁気メモリ（MRAM）」2025年5月27日 — kioxia.com
- キオクシア先端技術トピック「高速書き込みと長時間情報保持を両立する大容量MRAM向け微細MTJ技術」2024年3月14日 — kioxia.com
- キオクシア先端技術トピック「高密度MRAMの信頼性向上に向けたMTJの劣化メカニズムと対策の提案」2024年8月7日 — kioxia.com
- キオクシア先端技術トピック「単一パルスで書き換え可能な多値PCM/Selectorメモリセル技術」2023年11月29日 — kioxia.com
- TSMC"Embedded Non-Volatile Memory (eNVM) Technology"（eMRAM・eRRAM の量産・開発の記載。2026年10月9日に確認） — tsmc.com
- Everspin Technologies"PERSYST"（STT-MRAM・Toggle MRAM の製品ファミリー。2026年10月9日に確認） — everspin.com
- Tanaka ら"Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory" Symp. VLSI Technology 2007（題名と書誌のみ確認） — doi.org
- Raoux ら"Phase-change random access memory: A scalable technology" IBM J. Res. Dev. 52, 465（2008）（題名と書誌のみ確認） — doi.org
- Böscke ら"Ferroelectricity in hafnium oxide: CMOS compatible ferroelectric field effect transistors" IEEE IEDM 2011（題名と書誌のみ確認） — doi.org
- Kim ら"Challenges in high-aspect ratio contact (HARC) etching for DRAM capacitor formation" Proc. SPIE（Advanced Lithography 2015）（題名と書誌のみ確認） — doi.org
- Kim ら"High-Density 3-D-DRAM Architecture With Folded Capacitor for Sub-10-nm Scaling" IEEE Electron Device Lett.（2026年10月） — doi.org
12. 主張と出典の対応表（監査）
| 本文の主張 | 根拠 | 区分 |
|---|---|---|
| IRDS 2023：メモリをDRAMとNVMに分け単体が技術を牽引し埋め込みは遅れて追随、フラッシュが不揮発性メモリの用途の99%超、2次元NANDは蓄える電子数の統計的限界、積層コスト、punch and plug（BiCS）、3次元NANDのx-y寸法約100 nm以上と2次元の約15 nm、積層の限界（エッチ・ストップ、応力、ワード線コンタクトの面積）、250層超が量産、QLCが量産、DRAMの目標4F²と現在6F²、縦型トランジスタとHigh-k、ZrO2/Al2O3/ZrO2のMIMコンデンサ、シリンダー形からピラー形、低温プロセス制約、2次元DRAMを超える明確な道筋がないこと | 出典1 https://irds.ieee.org/images/files/pdf/2023/2023IRDS_MM.pdf | 事実 |
| IRDS 2023：新興メモリは2端子で選択素子が必要、MRAM（MTJ、STT、垂直磁化、主に埋め込み、NAND置き換えは遠い、はんだリフロー約250°C）、ReRAM（フィラメントが数個の原子、高密度ReRAMの追跡中止）、PCM（GST、RESET/SET、2011年から携帯電話のNOR置き換え、約45 nmで2012年から量産し以降新製品なし、3D XPointは市場から撤退し理由は非公表）、FeRAM（破壊読み出し、材料がCMOS工程になじまない、HfO2 FeFETの提案） | 出典1 https://irds.ieee.org/images/files/pdf/2023/2023IRDS_MM.pdf | 事実 |
| キオクシア（2025年6月18日・2026年7月15日）：BiCS FLASH第10世代の1Tb 3ビット/セル（332層、29 Gb/mm²、4.8 Gbps、キオクシアとサンディスクの共同開発）と2Tb 4ビット/セル（37.6 Gb/mm²、85 MB/s超、6プレーン）。ISSCC 2025・2026での発表の紹介 | 出典2 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-83.html 出典3 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-92.html | 事実 |
| キオクシア（2024年3月14日）：CBA構造はCMOSとセルアレイを別ウェハで作りCuボンディングパッドで貼り合わせる。CUAで必要だった高アスペクト比コンタクトが不要、CMOSとセルアレイに最適なプロセス温度を別々に使える。第8世代に適用 | 出典4 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-64.html | 事実 |
| キオクシア：メモリホールの形状異常（ボーイング、ストライエーション、テーパ、歪み、ツイスティング）とフルオロカーボン膜上のストライエーション形成モデル（2022年）。C3HF5ガスの選定、第8世代の量産に適用、5.6 µmのフルエッチング、GWP<1（2024年）。T-SAXSで深さ30 µm（アスペクト比300）の形状を誤差1%未満と検証（シミュレーション、2022年） | 出典5 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-30.html 出典6 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-62.html 出典7 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-29.html | 事実 |
| キオクシア：MILC（NiSi2の拡散、Ni空孔拡散が律速、引張応力で拡散エネルギー低下、2024年）、単結晶化したチャネルの電気特性とばらつき（2020年） | 出典8 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-73.html 出典9 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-12.html | 事実 |
| キオクシア（2024年9月24日）：WのスケーリングでのWF6由来のフッ素の問題、Mo（MoO2Cl2、フッ素フリー）はリーク不良率がWの100分の1、WLピッチ17%縮小でRC 18%改善、MHピッチ3.7%縮小でもリーク不良率が低い、同じシリコン面積でビット密度16.3%以上増、Mo埋め込み不良のボイドに残留酸素 | 出典10 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-71.html | 事実 |
| キオクシア：ショットキーソース接合（2025年9月18日）、Horizontal Channel Flash（2025年3月5日）、極薄Mo/Siハイブリッド・フローティングゲート（2026年9月28日。IEEE IMW 2026での発表、ALD Moの側壁カバレッジ90%以上） | 出典11 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-88.html 出典12 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-78.html 出典13 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-94.html | 事実 |
| キオクシア：OCTRAM（InGaZnOの縦型GAAトランジスタ、4F²、オン電流15 µA、オフリーク1 aA、100秒超のリテンション、Nanyaと試作、2025年2月）と微細化に伴うTDDB寿命の課題（2025年9月） | 出典14 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-77.html 出典15 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-87.html | 事実 |
| キオクシア：64 Gb MRAM（1S1M構造・4F²、時間制御放電読出し、読み出し不良率10 ppm以下、2025年5月）、14 nmのAccelHR-MTJ（単層CoFeBは直径約20 nm以下で保持が劣化、90°Cで10年以上・5 nm書き込み、IEDM 2023）、MTJ劣化の機構（バリア界面の酸素欠陥、2024年）、PCM/Selector多値セル（単一パルス、10⁷回、2023年） | 出典16 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-82.html 出典17 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-65.html 出典18 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-69.html 出典19 https://www.kioxia.com/ja-jp/rd/technology/topics/topics-55.html | 事実 |
| TSMC：22・16 nmのeMRAMが車載規格適合で量産中、12 nm・5 nmは開発中、eRRAMは40・28・22・12 nmで量産、6 nmは開発中。eMRAMの特長（超高速読み書き、高耐久、はんだリフロー対応、高温保持） | 出典20 https://www.tsmc.com/english/dedicatedFoundry/technology/specialty/eflash | 未確定／将来 |
| Everspin：単体（ディスクリート）のSTT-MRAM（xSPI、STT-DDR）とToggle MRAMの製品ファミリー、公式ページに4 Mb の xSPI 製品 | 出典21 https://www.everspin.com/persyst | 事実 |
| BiCSの元の提案（Tanaka ら 2007）、PCMの総説（Raoux ら 2008）、HfO2の強誘電性（Böscke ら 2011）、DRAMキャパシタ形成のHARCエッチング（Kim ら 2015）：題名と書誌のみ確認。3D-DRAM折りたたみ型コンデンサ（Kim ら 2026）：蓄積容量3.3倍超・ビットセル密度28%改善はシミュレーションにもとづく主張 | 出典22 https://doi.org/10.1109/VLSIT.2007.4339708 出典23 https://doi.org/10.1147/rd.524.0465 出典24 https://doi.org/10.1109/IEDM.2011.6131606 出典25 https://doi.org/10.1117/12.2087765 出典26 https://doi.org/10.1109/LED.2026.3715518 | 事実 |
| 積層の高さ（332×50 nm＝約16.6 µm、25 nmなら約8.3 µm）、穴のアスペクト比（約83〜166）、29 Gb/mm²・3ビット・332層から1本のストリングの足跡が約34,000 nm²・一辺約185 nm（QLCは約188 nm）、1Tbのチップ面積約35 mm²。DRAMの6F²＝2,400 nm²と4F²＝1,600 nm²（F＝20 nm）、面積比2/3と1.5倍。MTJの10年保持のΔ約40（τ0＝1 ns）、直径20→14 nmで面積比0.49 | 本稿の計算。1層の厚み、穴の直径、F、τ0、記憶層の厚さ一定はいずれも本稿の仮定で、実在の製品の値ではない。足跡はチップ全体の面積から割り出した概算 | 本稿の計算 |
| キオクシアの技術トピックは研究発表の紹介であり、各社の計画（TSMCの12 nm・5 nm eMRAM、6 nm eRRAMの開発）は実績ではない見通しである | 企業の計画・開発中の事項であり、実績ではない | 未確定／将来 |
| 積むほど穴・チャネル・配線の材料が難しくなるという整理、3つの奥行きの問題という読み取り、埋め込みでは勝ち単体では勝ちにくい理由の整理、3D XPointの撤退は技術の優劣だけでは説明されないという読み取り、MTJは小さくすると保持が落ちるという関係、新型メモリ共通の材料の宿題の整理 | 公表内容にもとづく本記事の整理・解説。各社・各機関が表明した見解ではない | 解説 |
| NANDの各社の最新の層数・密度、実際のメモリホールの寸法・アスペクト比、各DRAM企業の現在の世代の寸法と量産状況、Everspinの最大密度、PCMとFeFETの量産製品、新型メモリの量産規模と顧客 | 本稿の調査範囲では公式資料に確認できなかったため記載していない | 解説 |
| 図1・図3・図5が概念を示す作図であること。ヒーロー画像と図6がAI生成イメージであること。図2・図4・図7が本稿の計算を含む作図であること | 本記事による注記 | 解説 |
最終更新：2026年10月9日／各社の公表状況の確認日も同日です。出典は一次情報（IRDS 2023、キオクシアの先端技術トピック、TSMC・Everspin の公式ページ、学会論文）に限定しています。 構造の整理や材料設計上の読み取りを含むため、それらは「解説」として出典付きの事実と区別しています。 NAND の各社の最新の層数と実際のメモリホールの寸法、DRAM 企業の現在の世代の寸法と量産状況、Everspin の最大密度、PCM・FeFET の量産製品、新型メモリの量産規模と顧客については、公開された一次情報で確認できなかったため記載していません。 キオクシアの技術トピックは研究発表の紹介であり、研究室の単一素子や試作の値を量産品の性能として書いていません。企業の性能値と計画は企業自身の主張です。 図はすべて説明用の概念図です。図1・図3・図5はベクター作図、図2・図4・図7は本稿の計算を含む作図、ヒーロー画像と図6はAI生成イメージで、いずれも実際の断面・顕微鏡像・製品の実物を示すものではありません。