主要成果
IntelのEMIB-T基板技術が、ECTC 2026の技術アップデートで重要な開発成果を報告しました。この技術は、25μmという極めて微細な第1レベル相互接続バンプピッチ、最大120×120mmのパッケージ寸法を実現し、次世代メモリ規格である12Gb/s HBM4eおよび64Gb/s UCIe伝送をサポートする能力を持つことが示されました。
技術・臨床詳細
IntelのEMIB-T（Embedded Multi-die Interconnect Bridge – Thin）基板技術は、パッケージ基板内に直接埋め込まれた局所的なシリコンブリッジを使用する革新的なアプローチを採用しています。このシリコンブリッジにはスルーシリコンビア（TSV）が搭載されており、高密度なチップ間相互接続を可能にします。ECTC 2026で報告された具体的な技術的進歩は以下の通りです。
- 第1レベル相互接続バンプピッチ: わずか25μmを達成。これは、チップレット間のデータ転送帯域幅を最大化するために不可欠な高密度接続を可能にします。
- パッケージ寸法: 最大120×120mmに対応。これにより、大規模なマルチチップレットシステムを単一パッケージに統合する柔軟性が向上します。
- HBM4eサポート: 12Gb/sのHBM4e（High Bandwidth Memory）伝送をサポート。高性能AIアクセラレータやHPC（高性能コンピューティング）におけるメモリ帯域幅の要求に応えます。
- UCIeサポート: 64Gb/sのUCIe（Universal Chiplet Interconnect Express）伝送をサポート。異なるベンダーのチップレット間での高速・標準化された接続を可能にし、オープンなチップレットエコシステムを推進します。
EMIB-Tの製造プロセスには、基板キャビティの精密な準備、シリコンブリッジの正確な配置と接合、誘電体層と銅層のビルドアップ、そして最終的なアンダーフィルまたは接合操作といった複数の複雑なステップが含まれます。
背景・業界文脈
AIや高性能コンピューティングの進化に伴い、半導体チップの性能向上は従来のモノリシックな設計から、複数の小さなチップレットを統合する方向へとシフトしています。このヘテロジニアス統合において、チップレット間の高速かつ効率的な相互接続を実現するパッケージング技術は、性能とコストの両面で極めて重要です。IntelのEMIB技術は、従来のインターポーザーベースの2.5Dパッケージングよりもコスト効率が良く、性能と集積度のバランスが取れたソリューションとして注目されています。EMIB-Tは、この技術をさらに進化させ、次世代のHBMやUCIeといったインターフェースに対応することで、AI時代における半導体パッケージングの新たなスタンダードを確立しようとしています。
今後の展望
IntelのEMIB-T基板技術のこれらの進歩は、AI、HPC、データセンター、エッジデバイスなど、高性能コンピューティングを必要とする幅広いアプリケーションにおいて、チップレット統合の可能性を大きく広げます。特に25μmという微細なバンプピッチとHBM4e/UCIeのサポートは、今後の半導体設計と製造に大きな影響を与えるでしょう。EMIB-Tは、より高い性能、電力効率、そして柔軟性を持つ半導体ソリューションの開発を加速し、チップレットエコシステムのさらなる発展を後押しすると期待されます。この技術は、業界全体のヘテロジニアス統合戦略における重要な柱の一つとなるでしょう。
元記事: https://www.bestpcbs.com/blog/2026/10/emib-t-substrate/
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