主要成果
IntelとTSMCという半導体業界の二大巨頭が、パネルレベルパッケージング（PLP）技術の採用と推進を加速しており、これにより関連市場が今後、現在の規模から最大10倍に拡大するとの見通しが示されています。この技術は、次世代の高性能半導体、特にAIやHPC（高性能コンピューティング）向けチップの製造コストと効率を劇的に改善する可能性を秘めています。
技術・臨床詳細
パネルレベルパッケージングは、従来の丸いシリコンウェーハではなく、より大きな長方形のパネル基板を使用して複数のチップを同時にパッケージングする技術です。これにより、ウェーハの端部分が無駄になるのを防ぎ、原材料の使用効率と全体のスループットを向上させることができます。Intelは、FO-PLP（Fan-out Panel-Level Packaging）を含む独自の先進パッケージング技術「Foveros」や「EMIB」でPLPの概念を積極的に導入しています。一方、TSMCも、CoWoS（Chip-on-Wafer-on-Substrate）の進化形としてPLP技術を検討しており、より大型の基板で複数のチップレットを統合するソリューションを模索しています。PLPは、高密度な配線層と優れた放熱特性を提供し、AIプロセッサとHBM（高帯域幅メモリ）の統合に特に有利です。
背景・業界文脈
AIチップの需要が急増する中で、CoWoSなどの既存の先進パッケージング技術の供給能力がボトルネックとなり、これがチップの市場投入を遅らせる主要因となっています。IntelとTSMCがPLPに注力する背景には、この供給制約を緩和し、よりコスト効率の高い方法で高性能チップを量産する戦略があります。PLPは、生産コストを最大20～30%削減する可能性があり、AIチップだけでなく、モバイル、データセンター、自動車など、より広範なアプリケーションへの高性能半導体の普及を加速させることが期待されています。これにより、半導体産業は新たな成長フェーズに突入すると予測されます。
今後の展望
IntelとTSMCのPLPへの積極的な取り組みは、半導体製造技術のパラダイムシフトを象徴しています。両社がこの技術の実用化と量産化を進めることで、PLP関連の装置、材料、サービス市場全体が大きく成長するでしょう。特に、装置メーカーや材料サプライヤーにとっては、新たなビジネスチャンスが生まれます。将来的には、PLPが先進パッケージングの主流技術の一つとなり、AIやHPCの進化をさらに後押しする基盤を築くことになります。この技術革新は、次世代半導体のコストと性能のバランスを大きく改善し、幅広い産業分野に恩恵をもたらすと考えられます。
元記事: https://www.thelec.net/news/articleView.html?idxno=11912
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