主要成果
Racyicsは、GlobalFoundriesの22FDXプロセスで開発されたUniversal Chiplet Interconnect Express (UCIe) PHY IPが、シリコン上での検証を完了したことを発表しました。この成果は、チップレットエコシステムにおける相互運用性と統合の推進において重要なマイルストーンとなります。
技術・臨床詳細
Universal Chiplet Interconnect Express (UCIe) は、異なるベンダーやプロセスノードで製造されたチップレットをシームレスに接続するためのオープンな業界標準インターフェースです。この標準は、チップレット間の物理層（PHY）、データリンク層、トランザクション層を定義し、高帯域幅、低遅延、高電力効率のダイツーダイ（die-to-die）通信を可能にします。Racyicsが今回シリコン検証を完了したUCIe PHY IPは、UCIe仕様の物理層を実装しており、GlobalFoundriesの22FDXプロセス技術を活用しています。22FDXプロセスは、低消費電力と高い集積度を両立させる強みがあり、このIPと組み合わせることで、エネルギー効率に優れたチップレット間のインターコネクトソリューションを提供します。特に、コンシューマエレクトロニクスや自動車向けシステム・オン・チップ（SoC）など、電力効率が重視される多様なアプリケーションにおいて、チップレットの統合を容易にし、製品開発の加速に寄与します。
背景・業界文脈
半導体業界は、ムーアの法則の減速と、特定用途向け高性能チップの需要増大という二重の課題に直面しています。チップレット技術は、異なる機能を持つ複数の小型チップ（チップレット）を一つのパッケージに統合することで、設計の柔軟性、コスト効率、および性能を向上させる解決策として注目されています。しかし、チップレット間の通信標準の欠如は、この技術の普及を阻む大きな要因でした。UCIeは、この課題を解決するためにIntel、AMD、ARM、Qualcomm、Samsungなど主要企業が参加して策定された共通インターフェースであり、チップレットエコシステムの成熟を加速させるものです。Racyicsの今回の成果は、このUCIe標準の実装が進み、実際の製品に適用可能な技術が提供される段階に入ったことを示唆しています。
今後の展望
RacyicsによるGlobalFoundries 22FDXプロセス向けUCIe PHY IPのシリコン検証完了は、チップレット技術の商用化をさらに推進するものです。このIPが利用可能になることで、半導体設計者は、より複雑で高性能なチップレットベースのシステムを、より迅速かつコスト効率よく開発できるようになります。特に、AIアクセラレータ、HPC、データセンター、エッジAIデバイスなど、多岐にわたる分野でのチップレット採用が加速すると予想されます。UCIe標準の普及と、それに伴うIPベンダーからの多様なソリューションの登場は、半導体設計のあり方を根本的に変え、イノベーションの新たな波をもたらすでしょう。この技術は、将来の高性能・省電力デバイス開発における重要な基盤となることが期待されます。
元記事: https://chiplet-marketplace.com/insights/news/racyics-ucie-phy-ip-globalfoundries-22fdx
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