ASE、AIおよびチップレット向けに業界初の自動化された310mmパネルレベルパッケージング生産ラインを発表

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概要

Advanced Semiconductor Engineering (ASE)は、AIプロセッサやチップレットベースのアーキテクチャ向けに、自動化された310mm x 310mmパネルレベルパッケージング（PLP）生産ラインを開発したことを発表しました。この技術革新は、従来のウェーハレベルパッケージングと比較して、最大96,100 mm²の有効面積を提供し、製造のスケーラビリティと効率を大幅に向上させます。この新しいPLPラインは、ASE独自のFOCoSおよびFOCoS-Bridge先端パッケージングプラットフォームに対応し、2027年上半期に生産開始予定です。

詳細

先端パッケージングにおけるパネルレベルの優位性

AIや高性能コンピューティング（HPC）の進化に伴い、半導体チップの集積度と性能は飛躍的に向上しており、これに伴い先端パッケージング技術の重要性が増しています。特に、チップレットアーキテクチャの普及により、複数の小型チップを効率的かつ高密度に統合するパッケージングが求められています。ASEが開発した310mm x 310mmのパネルレベルパッケージング（PLP）は、従来の円形ウェーハを用いたウェーハレベルパッケージング（WLP）に比べて、より大きな矩形基板を使用することで材料利用効率を高め、一度に処理できるチップ数を劇的に増加させることができます。これにより、製造コストの削減とスループットの向上が期待されます。

技術的特徴と生産能力

この新しい自動化されたPLP生産ラインは、最大96,100 mm²もの広範な有効パッケージング面積を提供します。これは、WLPと比較して大幅な面積効率の向上を意味し、特に大型のAIプロセッサや複雑なチップレット統合において有利です。ASEの既存のFOCoS (Fan-Out Chip-on-Substrate) およびFOCoS-Bridge (Fan-Out Chip-on-Substrate with Bridge) といった先端パッケージングプラットフォームとの互換性も確保されており、それぞれのプラットフォームで2/2µmおよび8/8µmのライン/スペース能力をサポートします。このような微細な配線能力は、高密度な相互接続を実現し、チップレット間の高速データ転送を可能にします。ASEは、2027年上半期までにこの革新的なPLP生産ラインでの量産開始を目指しています。

市場への影響と将来展望

ASEによるパネルレベルパッケージングの導入は、AIチップやチップレットベースの半導体製品の製造コスト削減と供給能力拡大に大きく貢献すると期待されます。より効率的な製造プロセスは、高性能AIハードウェアの普及を加速させ、AI技術のさらなる発展を後押しするでしょう。また、この技術は、高密度な統合が求められるHPC、データセンター、自動運転車載向けチップなど、幅広い分野での採用が進む可能性があります。ASEのこの動きは、先端パッケージング市場における同社のリーダーシップをさらに強固なものとし、半導体産業全体のイノベーションを牽引する重要な一歩となるでしょう。